verilog 中乘法除法能不能直接在表达式中使用？ 比如 a <= b*c; d <= b/c;

Question

verilog 中乘法除法能不能直接在表达式中使用？ 比如
always@(posedge clk)
begin
a <= b*c;
d <= b/c;
end

Answer 1

能用，楼上说的对，只要芯片资源够，怎么用都行。
但是也不能随便用，否则一些 DSP、乘法 IP、除法 IP 就没啥意思了。
按你的举例
always@(posedge clk)
begin
a <= b*c;
d <= b/c;
end

这个 a、b、c 的位宽，clk 的频率都会影响这也表达式的使用
1：假如 b 和 c 都是常数。可以没有顾忌的随便使用，不会有速度问题，也不会有资源问题。
比如:
a <= 3 * 4;//与 a <= 12; //是一样的
a <= 12 /3;//与 a <= 4; //是一样的

2：假如 b 和 c 只有一个是常数。需要适当考虑 clk 的频率，会优化，优化后也会有少许延时，也会有速度问题。一般在 XILINX A7 -3 系列，100M时钟可以正常使用
比如:
a <= b * 4; //会优化成 a <= b << 2;
a <= b * 255; //会优化成 a <= (b << 8) -b;
a <= b / 4; //会优化成 a <= b >> 2;
a <= b / 255; //会优化成 a <= (b >> 8) + (b >> 16);

3：假如 b 和 c 都不是常数。需要考虑 clk 的频率，而且 b、c 的位宽越大，越费时间。在我的一些设计中，小于 1M 的应用一般不考虑速度。能正常使用。