關於FPGA cyclone V 的 Altera PLL Reconfig IP 使用

Question

嗨各位好，目前想做一個可動態調整CLK的PLL，經查詢官方文件: AN661 Implementing Fractional PLL Reconfiguration with Altera PLL and Altera PLL Reconfig IP Cores ，似乎可以用Altera PLL Reconfig IP去重新reconfig PLL，但在Altera PLL Reconfig IP使用上有些問題，照文件範例Design Example 1: PLL Reconfiguration with Altera PLL Reconfig IP Core to Reconfigure M, N, and C Counters撰寫程式碼，但PLL似乎無法有reconfig的效用，附件是我的.v和tb檔，使用Quartus (Quartus Prime 20.1) Lite Edition

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