请教一下元件的时延问题

Question

今天学习verilog的惯性时延，引申出一点思考，发现自己过去并没有弄清楚现实中的组合逻辑中这样的情况会是什么结果：
假设我有一个与门，它有10ns的输出延迟。原本输入A、B分别为0和1，此时输出C为0。
那么，如果A传来一个宽度5ns的高电平脉冲，这个与门会对这个脉冲产生响应出现一个毛刺吗？还是说因为在输出建立之前输入已经消失，所以输出不会变化呢？

请大家帮忙分析下，谢谢！