使用quartus II中verilog语言编译结束后,管脚锁定时如何将一个多位数锁定至一个管脚
eg.定义了out[3…0],管脚锁定时分别锁定至四个管脚,如何锁定至一位管脚
verilog管脚锁定
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- 老皮芽子 2022-09-14 07:16关注
out[3…0] 就是4个输出信号,也必须是4个输出管脚,怎么可能整成一个管脚。
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