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2022-10-09 23:56
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硬件开发
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fpga开发
刚开始学习Verilog,图中这样的,为什么放在else和begin之间就是错误的,报的错误是
这是为什么啊?
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老皮芽子
2022-10-10 07:27
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放上面错误,else 逻辑后面只有这一条语句有效的执行了else 逻辑。
放下面正确,else 逻辑后面这一堆语句均有效的执行了else 逻辑。
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