weixin_62539646 2022-10-12 23:48 采纳率: 77.8%
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已结题

FPGA-四位表决器的verilog代码应该怎么写？

设计一个4变量多数表决器,在4个输入中,A代表2
B、C、D分别代表1,当输入数值大于或等于3时输出为高电平,否则,输出为低电平。

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  • Fantasy237 2022-10-15 10:20
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    情况不多的时候直接列真值表写case就可以了，在FPGA中会用一个LUT实现。
    加上拼接：
    case({A,B,C,D})
    4'b0000:

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