verilog中时序逻辑电路always块里面不改变的状态或者输出可以不用写吗？

Question

一段式本来输出和状态都很多，有的状态和输入条件下，某些变量不会发生改变，可以省略相关语句不写吗？例如省略c_state <= c_state;

Answer 1

时序逻辑，就是说 always@(posedge clk) 这样的带时钟的可以省略 c_state <= c_state;
比较明确的锁存器逻辑，可以省略，但是不建议省略
组合逻辑不行，组合逻辑不能有这样 c_state <= c_state; 用，会出错的。