本人最近在做导师的一个小任务，在使用FPGA开发时遇到了一个问题，想请各位帮忙看一下。
我的电路中有一个寄存器信号reg data_en_buff, 我希望该寄存器能对输入的信号data_en做一个时钟周期的延迟。当我令data_en在0和1之间来回跳变时，即如下图所示时，data_en_buff能够成功对data_en做一个时钟周期的延迟。（本人使用的是modelsim进行仿真）
但是当我令data_en在某一时刻后跳变至高电平并且一直保持高电平时，即如下图所示时，data_en_buff就没有对data_en做一个时钟周期的延迟。
下图是我的代码
下图是我在编译过后，Quartus生成的RTL view，里面可以看到data_en_buff确实是生成为一个寄存器了呀。
