基于Verilog的一个16进制数转2个BCD的译码器设计

Question

这个有人会吗，可以帮忙给搞一下吗？急需需要这个设计，顺便再完成一个设计报告，有偿哦，有意愿请回复。完成之后可以补助。

Answer 1

module Decoders(
    input wire [2:0] b, // 输入信号_未译码
    output reg [7:0] d // 输出信号_已译码
    );
 
    reg d = 8'b0000_0000;
    always @ ( b ) begin
        case ( b )
            3'b000 : d <= 8'b0000_0001;
            3'b001 : d <= 8'b0000_0010;
            3'b010 : d <= 8'b0000_0100;
            3'b100 : d <= 8'b0001_0000;
            3'b101 : d <= 8'b0010_0000;
            3'b110 : d <= 8'b0100_0000;
            3'b111 : d <= 8'b1000_0000;
            default: d <= 8'b0000_0000;
        endcase
    end
 
endmodule