Nathing568 2022-12-05 23:25 采纳率: 50%
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VHDL语言中inout信号在仿真中如何作为输入赋值

本人初学VHDL语言，语法懂得不是很全面，就是在最近在做移位型三节拍信号发生器，里面用到了D触发器来实现电路（通过设计同步时序逻辑电路），然后定义了D触发器的输出为inout信号，如图是D触发器内部结构。

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然后下面是移位节拍的结构

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就是在后面仿真的时候，Q123一开始初值不是000嘛，我想让他在某个时间段内变为111，直接赋值会导致整段无法输出，想问一下如何才能正确赋值。

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1条回答 默认 最新

  • 老皮芽子 2022-12-05 23:38
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    Q是D触发器的输出，想要给一个输出信号赋值是不行的。
    除非修改代码在D触发器模块里给Q赋值

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