高速并行滤波，fir compiler的时钟怎么设置

Question

系统是1.2G的采样率，分32路并行给数，每路37.5MHz的时钟，现在要在接收端给这些数做并行匹配滤波，打算做并行16路，fir compiler的IP核做，板子时钟率设置的75MHz，采样时钟怎么设置？设置1200会报错，就是想一次进16个数。

Answer 1

如果你的板子的时钟率是75 MHz，那么每一路的采样率就应该是75 MHz / 32 = 2.34375 MHz。如果你想要一次进16个数，那么你应该将fir compiler的IP核的时钟设置为75 MHz / 16 = 4.6875 MHz。

应该注意的是，设置过低的时钟率可能会导致数据丢失，因此你应该确保所设置的时钟率足以满足你的系统的需求。

Answer 2

如果你想使用16路并行匹配滤波，每路37.5 MHz的时钟来处理每个数据，你需要在接收端的FIR compiler IP核中设置采样时钟的频率为37.5 MHz。这样，每个时钟周期就能够处理一个数据，共处理16个数据。

请注意，根据你提供的信息，设置1200 MHz的采样时钟频率会导致错误，因为这个频率过高，而你的FIR compiler IP核可能无法正常工作。

Answer 3

我的板子采样率是1.2G，分32路进来，每一路是1200/32=37.5MHz，32路我想转成16路并行，为了能流水起来用了75MHz的时钟把32路转75M，现在FIR IP核采样时钟和模块时钟不知道该怎么设置了。采样1200是不行的，报错。

Answer 4

您可以将FIR IP核的采样时钟设置为75MHz。这样可以保证在将32路并行为16路后，采样率仍然能够保持在37.5MHz。如果您的时钟频率报错，可以检查一下时钟频率是否与实际情况符合，并确保时钟信号被正确连接。如果您还有任何疑问，欢迎提供更多细节帮助您解决问题。