高速并行滤波，fir compiler的时钟怎么设置

Question

系统是1.2G的采样率，分32路并行给数，每路37.5MHz的时钟，现在要在接收端给这些数做并行匹配滤波，打算做并行16路，fir compiler的IP核做，板子时钟率设置的75MHz，采样时钟怎么设置？设置1200会报错，就是想一次进16个数。

Answer 1

如果你的板子的时钟率是75 MHz，那么每一路的采样率就应该是75 MHz / 32 = 2.34375 MHz。如果你想要一次进16个数，那么你应该将fir compiler的IP核的时钟设置为75 MHz / 16 = 4.6875 MHz。

应该注意的是，设置过低的时钟率可能会导致数据丢失，因此你应该确保所设置的时钟率足以满足你的系统的需求。