用verilog HDL语法编写

Question

请设计一个50进制的减法计数器（从50计到00），每1 秒减一次，用两个数码管显示计数结果，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程

Answer 1

参考：

module counter50(input clk, input reset, output reg [7:0] count_out);
  reg [4:0] count;
  reg enable;
  
  always @(posedge clk) begin
    if (reset) begin
      count <= 5'b50;
      enable <= 1'b1;
    end else if (enable) begin
      count <= count - 1;
      if (count == 5'b00000) begin
        enable <= 1'b0;
      end
    end
  end
  
  // 计数器输出
  always @* begin
    // 将计数器值转换为 50 进制字符串
    case (count)
      5'b50: count_out <= 8'b00110010;
      5'b49: count_out <= 8'b00110001;
      5'b00: count_out <= 8'b00110000;
    endcase
  end
endmodule