使用quartus ii，vhdl描述法
完成一个串行序列信号发生器、接收器
一、设计并实现一个串行信号发生器，具体要求如下：
- SW7~SW0 作为并行数据输入端，用来设置要产生的序列；
- BTN3 为开始键（防抖），按下后产生串行时钟信号（周期为 2 秒，在 LD0
上显示），并依次将 SW7~SW0 的值发送到串行数据输出端（每 2 秒发送
1 位），并在 LD7 上显示； - 串行时钟信号和串行数据输出端要满足以下时序关系：
（1）不发送数据时，串行时钟信号（SCL）和串行数据输出端（SDA）保
持高电平；
（2）发送数据时，SCL 为高电平期间，SDA 的数据必须保持稳定，只有
在 SCL 为低电平期间，数据端的状态才允许变化。
（3）SCL 为高电平期间，SDA 由高电平向低电平的变化表示起始信号；
SCL 为高电平期间，SDA 由低电平向高电平的变化表示终止信号。每次发送
数据时，先发送起始信号，然后依次发送 8 位数据，再发送终止信号。 - 实验板上时钟选择 100Hz；
- 输出端口 SCL 连接到 94 脚，SDA 连接到 95 脚。
二、设计并实现一个串行信号接收器，接收以上串行信
号发生器发送的信号，具体要求如下： - 接收 SCL 和 SDA 信号，并根据 D7~D0 的值在相应的数码管上显示数
值； - D7 表示数码管是否显示数值，在 LD15 上显示 D7 的值。D7=0，数码管
不显示；D7=1，在相应的数码管上显示数值； - D6-D4 表示地址，即在哪个数码管上显示，如 D6~D4=“011”，则在 DISP3
上显示数值； - D3-D0 表示数据，在相应的数码管上显示数值（0~F）；
- 实验板上时钟选择 10Hz 或者 100Hz；
- 输入端口 SCL 连接到 94 脚，SDA 连接到 95 脚。
发生器和接收器分别在不同project中完成
