FPGA 差分时钟系统

Question

请问各位，对于FPGA 差分时钟系统：怎么使用？什么情况下需要从差分时钟产生单一时钟？什么情况下不用？使用方法、规则是什么？

Answer 1

FPGA差分时钟系统通常用于高速信号传输,可以有效减少噪声干扰。使用差分时钟系统需要注意以下几点:

1. 当需要传输高速信号,且TRACE长度较长时,使用差分时钟可以有效抵消外部噪声,提高信号完整性。这是使用差分时钟的典型场景。

2. 当需要生成本地oscillator时,需要从差分时钟产生单一时钟。因为大多数FPGA内部逻辑和I/O接口只使用单一时钟,没法直接使用差分时钟。

3. 如果TRACE长度较短,外部干扰较小,单一时钟也能满足需求,则不必使用差分时钟。这可以简化设计,降低功耗。

4. 使用差分时钟需要使用差分对来传输,每个信号都需要两根线,这会增加布线复杂度与面积消耗。

5. 需要在FPGA外部添加差分驱动器和接收器来产生差分信号和还原单一信号。这增加了系统成本与设计难度。

使用差分时钟的具体步骤如下:

1. 在顶层设计中实例化差分时钟I/O,指定差分对线路
2. 连接差分时钟I/O的差分输出到差分驱动器输入
3. 连接差分接收器的输出到本地oscillator输入,产生单一时钟
4. 将单一时钟分发到FPGA内部逻辑
5. 将单一时钟输出至FPGA外部其他器件(如果需要)