weixin_41925897 2023-05-27 14:41 采纳率: 48%
浏览 22
已结题

FPGA的case语句中锁存器

请教一个问题，在verilog中，若是某个状态情况下，对其中一个寄存器没有赋值，这种情况会造成锁存器吗，比如在status状态下，只对out_A寄存器进行了赋值，对out_B没有任何操作，这种情况下，out_B会形成锁存器吗

img

  • 写回答

1条回答 默认 最新

  • 老皮芽子 2023-05-27 16:22
    关注

    你这个代码是在时钟时序逻辑中的赋值
    always@ (posedge clk)
    这个时钟时序逻辑中的赋值，都会编译成 D 触发器
    如果你用组合逻辑
    always@( * )
    代码中的 out_B 就会形成锁存器

    本回答被题主选为最佳回答 , 对您是否有帮助呢?
    评论

报告相同问题？

问题事件

  • 系统已结题 6月6日
  • 已采纳回答 5月29日
  • 创建了问题 5月27日

悬赏问题

  • ¥15 微信小程序协议怎么写
  • ¥15 c语言怎么用printf（“\b \b”）与getch（）实现黑框里写入与删除？
  • ¥20 怎么用dlib库的算法识别小麦病虫害
  • ¥15 华为ensp模拟器中S5700交换机在配置过程中老是反复重启
  • ¥15 java写代码遇到问题，求帮助
  • ¥15 uniapp uview http 如何实现统一的请求异常信息提示？
  • ¥15 有了解d3和topogram.js库的吗？有偿请教
  • ¥100 任意维数的K均值聚类
  • ¥15 stamps做sbas-insar，时序沉降图怎么画
  • ¥15 买了个传感器，根据商家发的代码和步骤使用但是代码报错了不会改，有没有人可以看看