verilog反馈电路问题

Question

verilog,当子模块中芯片的输出为reg类型,而在调用的时候需要将芯片的输出接到输入中形成反馈,(使用wire连接)这样的过程中会出现x,该如何处理

Answer 1

组合逻辑中，带反馈的逻辑很容易就能形成 Latch 。
你最好在网上搜索《verilog产生latch》这个关键词，学习了解下就能解答你的困惑。