Xilinx AXI awready信号未拉高

Question

Xilinx的AXI BRAM Controller用户手册中提到建议将awready一直拉高，这样awvalid拉高后能够立即捕获当前有效地址。
但实际仿真时，ip核并未将awready信号提前拉高，而是等awvalid拉高后，下一拍拉高并捕获有效地址。用户手册中是在上一拍捕获有效地址。这样的话，有效地址必须至少保持2个clock才能被成功捕获。
awready作为ip核的输出信号，实在没想明白为什么没有像手册里那样提前一直拉高。

Answer 1

根据Xilinx的AXI BRAM Controller用户手册的建议，将awready信号一直保持高电平是更好的做法，这样可以确保在awvalid信号高电平时刻立即捕获当前有效地址。
然而，实际仿真中，IP核并没有将awready信号提前拉高，而是等到awvalid信号拉高后，下一拍才拉高并捕获有效地址。这样会导致有效地址至少需要保持2个时钟周期才能被成功捕获。
可能的原因是，IP核的实现方式与用户手册中的建议有所不同。可能IP核的设计者有他们的考虑和实现方式，导致没有按照手册中的建议来实现。
建议您查阅Xilinx的AXI BRAM Controller的官方文档，了解更多关于IP核的实现细节和设计考虑，以便更好地理解为什么IP核没有按照手册中的建议来实现。您也可以参考其他相关的资料或论坛讨论，以获得更多的信息和建议。