在soc系统中,一个控制器module,列化了两次,U0和U1,在FPAG验证时,使用synplify综合,综合后的网表,U0逻辑正常,可以使用,而U1逻辑被优化了,无法使用(rtl前仿真时,U0和U1功能是正常的)
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