fpga 怎么实现简易输出随着输入进行变化

Question

Verilog 怎么实现简易输出随着输入进行变化

如下所示代码

assign o_ad_ch1 = o_ad_rxdone ? ad_out_a[63:48] :o_ad_ch1;

assign real_o_ad_ch1 = o_ad_ch1 +(o_ad_ch1>>1)+(o_ad_ch1>>2)+(o_ad_ch1>>3); //凑1.78左右的o_ad_ch1

问题如下：

其中o_ad_ch1 是输入，这是一个采集0-5v电压的一个实际数据，需要把他转化成标准值 大致需要乘一个1.77左右的系数，但是这个系数不是固定的，从0-5v，这个系数应该从1.76逐渐增加到1.78，如何实现这个功能呢？

Answer 1

你写的不就是解决这个问题的代码嘛？右移一位相当于乘0.5，右移两位相当于乘0.25以此类推，这样的话，你就可以把1-2之间的这个系数分解成一个二进制小数了，然后根据这个小数对应移位就行了。
最后是，建议写在always块里面，这样可以使用if和case等语句。