cdcm7005时钟未锁定，PLL_LOCK一直没拉高

Question

调试时钟芯片CDCM7005的时候，PLL_LOCK信号始终不拉高，但5组差分时钟用示波器测量都有输出，这是为什么？
选择参考钟SEC_REF是10MHz,VCXO_IN是240MHz，P分频器分频4，N分频器分频6，M分频器分频1，相关寄存器配置截图如下：

有无了解的友友可以帮我分析下，谢谢大家。