RISC-V中的regs的使能信号注释说从ex.v来,ex.v有一个叫reg_we_o的输出信号,是怎么识别出这个两个是一个信号的呢,不应该同一个名字吗?


RISC-V中的regs的使能信号注释说从ex.v来,ex.v有一个叫reg_we_o的输出信号,是怎么识别出这个两个是一个信号的呢,不应该同一个名字吗?


verilog 是一个描述硬件的语言
reg_we_o,we_i 这些只是连接各模块的信号线的名称
怎么判断出这个两个是一个信号的呢?要在例化包含这些信号的代码中,判断这些信号是否连在一起。必要时需要从顶层文件中找。
如果有图形化工具,将这些代码生成一个电路图,在电路图中找到这俩信号,逐步往顶层关联,就很容易的看出这俩信号是否是同一个信号。