verilog竞赛抢答器

Question

1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮（S5-S8），供抢答使用。
2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。
3、设置一个主持人“复位”按钮（S4），主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯（LED5-LED8对应S5-S8）显示抢答组别，扬声器发出2~3秒的音响。
4、设置一个计数电路，记录每组抢答成功的次数，用数码管显示出来（数码管1-数码管2显示第一组抢答次数，依次类推）

Answer 1

引自免费微信小程序：皆我百晓生

为了实现这个抢答器系统，我们将分为以下几个部分进行设计：按钮输入模块、第一信号鉴别与锁存模块、主持人复位模块、抢答成功计数模块以及显示模块。下面是详细的Verilog HDL代码描述，注意这只是一个简化的模型，实际应用可能需要更复杂的错误处理和同步机制。

首先，我们需要定义一些参数和端口：

module digital_quiz_timer (
    input wire clk,     // 系统时钟
    input wire rst_n,   // 主机复位信号，低电平有效
    input wire [3:0] s, // 按钮输入，S[3:0]对应S5-S8
    output reg led_out, // 抢答成功组别的LED输出
    output reg sound_en, // 扬声器开启信号
    output reg [3:0] count  // 数码管显示的抢答成功次数
);

接下来是各个模块的设计：

1. 按钮输入模块：

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        current_winner <= 4'b0;
    end else if (rising_edge(clk)) begin
        if (s == 4'b1000) begin
            current_winner <= 4'b0; // 如果所有按钮都没有按下，则重置当前获胜者
        end else if (s != 4'b0000) begin
            current_winner <= s; // 当任意按钮被按下时，更新当前获胜者
        end
    end
end

1. 第一信号鉴别与锁存模块：

reg [3:0] last_winner; // 上一轮的获胜者
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        first_signal <= 1'b0;
        lockout <= 4'b0;
    end else if (rising_edge(clk)) begin
        if (last_winner != current_winner) begin
            first_signal <= 1'b1;
            lockout <= current_winner ^ 4'b1111;
        end else begin
            first_signal <= 1'b0;
            lockout <= 4'b0;
        end

        last_winner <= current_winner; // 更新上一轮的获胜者
    end
end

1. 主持人复位模块：

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        reset_counter <= 1'b1;
    end else if (rising_edge(clk)) begin
        if (reset_counter) begin
            reset_counter <= 0;
            first_signal <= 1'b0;
            lockout <= 4'b0;
            led_out <= 4'b0;
            sound_en <= 1'b0;
            count <= 4'b0;
        end
    end
end

1. 抢答成功计数模块：

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        count <= 4'b0;
    end else if (rising_edge(clk)) begin
        if ((first_signal && ~lockout[s]) || ~rst_n) begin
            count[s] <= count[s] + 1;
        end
    end
end

1. 显示模块（这里仅给出数码管显示部分，实际应用中需要具体驱动电路配合）：

assign digit_1 = count[0];
assign digit_2 = count[1];
assign digit_3 = count[2];
assign digit_4 = count[3];

1. LED和扬声器控制：

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        led_out <= 4'b0;
        sound_en <= 1'b0;
    end else if (rising_edge(clk)) begin
        if (first_signal) begin
            led_out <= current_winner;
            $display("Group %d wins!", current_winner);
            #2 sound_en <= 1'b1; // 开启扬声器2秒
            #3 sound_en <= 1'b0; // 关闭扬声器
        end
    end
end

以上代码是一个简化的抢答器逻辑，你需要根据具体的硬件平台和接口进行适配，比如添加相应的同步信号处理、驱动电路接口等。此外，对于数码管的驱动，这里只给出了数字映射，实际应用中还需要驱动电路和相应的驱动代码。