CrossLink-LIF-MD6000 型 FPGA 的 CMOS 转 MIPI D-PHY IP 核功能使用异常

Question

在参考的这个开源SDI 转 MIPI 设计时，遇到了两个问题：https://antmicro.com/blog/2023/02/open-source-fpga-designs-for-the-sdi-to-mipi-csi-2-bridge/。
我在使用 CMOS 转 MIPI D-PHY IP 核时遇到了两个麻烦问题，有两个疑问希望能够解决：
1.在使用 CrossLink-LIF-MD6000 型 FPGA 的 CMOS 转 MIPI D-PHY IP 核功能时，由GS2917A输出的输入信号 HSync、VSync、DE波形似乎正常（请参考示波器图像）。
但IP核输出数据和 CLK 时钟均为高电平。请问为什么输出的是高电平？可以从哪些方面去寻找错误解决IP核输出错误问题？
2. 是否可以使用 Reveal 观察 IP 核的各种信号（输入、输出等）？
如果可以，如何进行观察？
来自摄像机的 SDI 信号由 GS2917A 转换成 DOUT[19-10]数据 和HSync、VSync、DE的时钟，然后输入到 CrossLink-LIF-MD6000 中，调用IP核。
然而，CrossLink-LIF-MD6000 的 DPHY 和 CLK 输出均为高电平。

关于 CMOS 转 MIPI D-PHY IP 核的技术手册：https://www.latticesemi.com/Search.aspx?&lcid=9&q=FPGA-IPUG-02007&t=480

Answer 1

以下内容由CHATGPT及阿里嘎多学长共同生成、有用望采纳：

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根据您提供的信息和文件，我将尝试帮助您解决遇到的问题。

问题1: IP核输出数据和CLK时钟始终为高电平

分析示波器图像： 从您提供的示波器图像（JPEG文件）来看，HSync、VSync、DE波形的具体形状和时序需要进一步分析。通常，这些信号应该呈现周期性的波形，以表示视频帧的开始和结束。如果这些信号在示波器上显示为正常的周期性波形，那么它们可能没有问题。

可能的错误来源：

1. 输入信号完整性：确保GS2917A转换的信号没有受到噪声干扰或损坏。
2. IP核配置：检查IP核的配置是否正确，包括数据宽度、时钟频率等。
3. FPGA引脚连接：检查FPGA的引脚连接是否正确，确保没有短路或错误的接线。
4. 电源和地：检查FPGA的电源和地是否稳定，不稳定的电源可能导致信号异常。
5. IP核内部逻辑：可能IP核内部逻辑存在问题，需要检查IP核的实现代码或文档。

解决步骤：

• 重新检查和验证IP核的配置参数。
• 使用逻辑分析仪进一步检查输入信号的质量。
• 检查FPGA的引脚分配和连接。
• 检查电源和地的稳定性。

问题2: 使用Reveal工具观察IP核信号

Reveal工具的使用： Lattice的Reveal FPGA工具可以用来观察和调试FPGA内部的信号。以下是使用Reveal工具的基本步骤：

1. 安装Reveal工具：确保您已经安装了Lattice的Diamond软件，Reveal工具是其中的一部分。
2. 启动Reveal工具：打开Diamond软件，然后启动Reveal工具。
3. 加载项目：在Reveal工具中加载您的FPGA项目。
4. 设置观察点：在您的设计中设置观察点，这些观察点可以是IP核的输入、输出或其他内部信号。
5. 运行仿真：运行仿真，Reveal工具将捕获并显示您设置的观察点的信号。
6. 分析信号：通过Reveal工具的界面分析捕获的信号，查找可能的问题。

注意事项：

• 确保您的FPGA项目已经包含了Reveal工具所需的调试信息。
• Reveal工具的使用可能需要一定的学习曲线，建议查看Lattice提供的文档和教程。

参考资料

• Lattice Reveal FPGA Tool User Guide
• Lattice Diamond Software User Manual

代码实现

由于我无法直接提供代码实现，建议您参考Lattice的官方文档和示例项目，这些资源通常会包含如何配置和使用Reveal工具的示例代码。

希望这些信息能帮助您解决问题。如果需要进一步的帮助，请提供更多的信息或具体的错误描述。