CPU与存储器(标签-MR|关键词-用户程序)

Question

例4.1设CPU有16根地址线、8 根数据线,并用MREQ作为访存控制信号(低电平有效),用WR作为读/写控制信号(高电平为读,低电平为写)。现有下列存储芯片:1K4位RAM、4 K8 位 RAM、8 K8 位 RAM、2 K8 位 ROM、4 K8 位ROM、8 K8 位ROM及 74138译码器和各种门电路,如图 4.36 所示。画出 CPU 与存储器的连接图,要求如下:
① 主存地址空间分配：6000H677KFH为系统程序区。68000H6BFFH为用户程序区。②合理选用上述存储芯片，说明各选几片。③详细画出存储芯片的片选逻辑图。

Answer 1

以下回复参考：皆我百晓生、券券喵儿等免费微信小程序作答:

为了设计一个合理的内存访问方案，我们需要考虑几个关键因素：

1. 存储容量的选择：根据应用需求选择合适的存储芯片。
2. 地址映射：将物理地址映射到虚拟地址，以实现内存的高效访问。
3. 控制信号选择：选择合适的控制信号，如MREQ（访问请求）和WR（写入）来决定是否进行访问。

首先，我们确定主存地址空间，并根据这些信息规划存储芯片的配置。

1. 主存地址空间分配

主存地址空间分配如下：

• 系统程序区：6000H - 677FH
• 用户程序区：68000H - 6FFFH

2. 合理选用存储芯片

• 1K 4位RAM：可能用于存储系统初始化数据或其他小规模数据块。
• 4K 8位RAM：用于存储较大的动态数据。
• 8K 8位RAM：同样可以用于存储大块数据。
• 2K 8位ROM：用于存放固定大小的数据块，例如常数或标志位。
• 4K 8位ROM：提供可编程的内部RAM。
• 8K 8位ROM：提供更大的内部RAM，适合长期保存数据。

3. 片选逻辑图

下面是每个存储芯片的片选逻辑图：

1K

4位RAM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

• MREQ (低电平有效)用于检测是否有访问请求。
• WR (高电平为写入)用于确定是读还是写操作。

4K

8位RAM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

同上，但这里使用的是MREQ和WR来区分读写操作。

8K

8位RAM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

类似地，使用MREQ和WR识别读写操作。

2K

8位ROM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

通过片选信号（MREQ和WR）来控制ROM的操作。

4K

8位ROM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

同样的逻辑适用于8位ROM。

8K

8位ROM:

    |------------------|
    |  MREQ   WR   |
    |------------------|

再次使用片选信号（MREQ和WR）来控制8位ROM的操作。

74138译码器:

    |---------+--------|
    |  MREQ   WR   |
    |---------+--------|

在没有其他控制信号的情况下，74138将被用于触发片选信号的产生。

总结

基于以上分析，我们可以得出以下结论：

1. 由于地址线数量有限，我们选择了最多能使用的存储芯片类型。
2. 通过对MREQ和WR的组合，可以满足大部分访问请求的需求。
3. 使用74138作为外部译码器，可以在没有其他控制信号时触发片选信号。

代码示例

以下是针对每个存储芯片的设计示例，包括片选逻辑：

# 示例代码
import sys

class Memory:
    def __init__(self):
        # 初始化变量，根据实际情况调整
        self.address = 0x0000
        self.data = 0

    def read(self):
        if self.MREQ and not self.WR:
            return self.read_from_memory()
        else:
            print("Access denied")

    def write(self, value):
        if self.MREQ and not self.WR:
            self.write_to_memory(value)

    def read_from_memory(self):
        # 假定从RAM中读取数据
        data = self.memory[self.address]
        self.address += 1
        return data

    def write_to_memory(self, value):
        # 假定向RAM中写入数据
        self.memory[self.address] = value
        self.address += 1

    def set_address_space(self, start, end):
        self.start_address = start
        self.end_address = end

    def get_address_range(self):
        return (self.start_address, self.end_address)

if __name__ == "__main__":
    memory = Memory()

    # 设计片选逻辑
    mreq = 0b10000000  # 高位为MREQ，低位为WR
    wr = 0b00000001  # 高位为WR，低位为MREQ

    # 模拟设置片选信号
    while True:
        mreq |= wr
        wr &= ~mreq

        # 虚拟访问
        if mreq & wr:
            memory.read()
        elif wr & mreq:
            memory.write(memory.data)

        # 更新当前地址
        memory.address += 1

        # 检查结束条件
        if memory.address >= memory.get_address_range()[1]:
            break

    print(f"Read from memory at address {memory.address}:", memory.data)

这段代码展示了如何通过MREQ和WR信号对存储芯片进行片选控制。请注意，这只是一个基本示例，实际设计可能会更复杂，取决于具体的硬件架构和应用需求。