vivado仿真,逻辑综合,还有实现都没问题,但最后一步vivado生成不了比特流文件是怎么回事,求解惑
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你这个是一般管脚约束的问题你的 TOP 层的文件的管脚有可能没有在约束文件里。你需要仔细核对TOP的各信号的管脚约束。
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