verilog实现STFT遇到问题

Question

你好，
我在做您的STFT模块仿真实验
现在，FIFO ram部分仿真是一致的，请问为什么在stft仿真中，虚部正确，而实部错误？
如上图所示。
代码均未修改。软件版本2019.1
恳请您不吝赐教，有疏漏地方还望海涵。
谢谢！

使用这个例程

PS：
fft ip设置图:

ram ip设置:

Answer 1

阿里嘎多学长整理AIGC生成，因移动端显示问题导致当前答案未能完全显示，请使用PC端查看更加详细的解答过程

STFT模块仿真问题

你好！根据你的描述，STFT模块仿真中，虚部正确，而实部错误，这可能是由于STFT算法实现中的错误或FIFO RAM的实现问题。

首先，检查STFT算法的实现是否正确，确保实现了正确的快速傅里叶变换（FFT）和逆FFT操作。同时，检查是否正确地将信号分割成帧，并将每帧信号进行FFT和逆FFT操作。

其次，检查FIFO RAM的实现是否正确，确保RAM的读写操作正确地实现了STFT算法中的数据流程。可能需要检查RAM的读写操作是否正确地实现了STFT算法中的数据流程。

最后，检查STFT模块仿真中的其他部分是否正确，例如信号处理、数据转换等。

如果你已经检查了这些问题，并且仍然无法解决问题，可以提供更多的代码和仿真结果，我将尽力帮助你解决问题。