FPGA AD9747 verilog

Question

我使用的是AD9747，16bit 250MHz，LVDS并口通信；现在遇到的问题是：以最小的电压单位从﹣0.8mV递增到+1.2mV（16'h7FFE-16'h8003）时，为什么波形不是递增的，如图所示第三个阶梯波比第二个阶梯波电压值还小？请问为什么？

Answer 1

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1. 关键点分析：
   - 首先，波形不是递增可能有多种原因。比如数据发送的顺序问题、AD9747的配置参数设置不正确、数据转换过程中的错误等。
   - 对于LVDS并口通信，需要确保数据传输的时序、电平标准等符合AD9747的要求。
   - 从数据值从16’h7FFE到16’h8003变化时波形不递增，要检查数据转换逻辑以及与AD9747接口的逻辑是否正确。
2. 解决方案：
   - 检查数据发送逻辑：
   • 确保在FPGA中生成的数据是按照正确的顺序从16’h7FFE递增到16’h8003发送给AD9747的。例如，使用一个计数器来生成这些数据值。
     verilog reg [15:0] data_counter; always @(posedge clk) begin if (reset) begin data_counter <= 16'h7FFE; end else begin data_counter <= data_counter + 1; if (data_counter == 16'h8003) begin data_counter <= 16'h7FFE; end end end
   • 检查AD9747配置：
   • 确认AD9747的配置寄存器设置正确，特别是与数据输入、增益、偏移等相关的配置。例如，确保增益设置合适，使得输入数据能正确转换为对应的电压输出。
   • 参考AD9747的数据手册，检查是否有特定的初始化步骤或配置参数需要设置。
   • 检查时序：
   • 对于LVDS并口通信，要保证数据传输的时序符合要求。例如，确保数据在正确的时钟沿被采样，并且建立时间和保持时间满足AD9747的规格。
   • 可以使用时序约束语句（如在综合工具中使用的SDC文件）来精确控制数据传输的时序。
3. 多种解决方案的优缺点：
   - 数据发送逻辑调整：
   • 优点：直接针对数据生成和发送顺序进行检查和调整，比较直观，容易发现和解决因数据顺序问题导致的波形异常。
   • 缺点：如果波形问题不是数据顺序导致的，可能无法解决根本问题，需要进一步检查其他方面。
   • AD9747配置检查：
   • 优点：全面检查AD9747的配置，确保芯片工作在正确的模式下，能从根本上解决因配置错误引起的波形问题。
   • 缺点：需要深入了解AD9747的数据手册，配置参数较多，检查过程可能比较繁琐。
   • 时序检查：
   • 优点：对于LVDS并口通信，时序是关键因素，通过检查时序可以解决因时序不满足要求导致的波形异常。
   • 缺点：需要精确的时序分析工具和知识，对于复杂的时序问题排查难度较大。
4. 总结：
   - 波形不递增可能是由于数据发送逻辑错误、AD9747配置不当或时序问题等原因导致。通过检查数据生成和发送顺序、AD9747的配置参数以及通信时序，可以逐步排查并解决问题。在实际调试过程中，可能需要综合运用这些方法，根据具体情况进行分析和调整。

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