vivado中的ad9653位时钟DCO延时后的布线问题

Question

我完全按照了《一种基于片同步技术的高速ADC与FPGA互连方法_韩琦》论文中的这个原理框图

写的代码，逻辑仿真没问题，可是vivado在inplementation实现的时候有一个DRC的电路警告，显示的是IDELAYE2这个延时器的输入信号和输出信号的布线未完成（unrouted）,警告如下：1 net(s) are unrouted. The problem bus(es) and/or net(s) are adc_inst/BitClk_Adaptive_Adjustment_inst/bitclk_delay.；；1 net(s) are partially routed. The problem bus(es) and/or net(s) are adc_inst/BitClk_Adaptive_Adjustment_inst/BitClk.；；查阅各种相关资料也没法解决，不知道是什么原因，

IDELAYE2 IDELAYE2_bitclk_inst(.DATAOUT( bitclk_delay ), .C( BitClk_div4 ), .IDATAIN( BitClk), ); 
IBUFDS      IBUFDS_DCO_432M_inst ( .O(BitClk),            .I(DCO_p),   .IB(DCO_n) );                         
BUFR #( .BUFR_DIVIDE("4"),.SIM_DEVICE("7SERIES") )   BUFR_inst (.O(BitClk_div4),   .CE(1'b1),    .CLR(1'b0),   .I(bitclk_delay)   ); 
 BUFIO bitclk_inst (.O(BitClkout),.I(bitclk_delay) );

Answer 1

阿里嘎多学长整理AIGC生成，因移动端显示问题导致当前答案未能完全显示，请使用PC端查看更加详细的解答过程

根据你的问题描述，似乎是Vivado中实现时出现了DRC（Design Rule Check）警告。这个警告通常是由于设计中存在一些电路逻辑或布局上的问题。

考虑到你使用了片同步技术（PLL）来实现时钟DCO延时，并且逻辑仿真通过了，这个警告可能是由于布局或实现时的细节问题。

以下是一些可能的解决方案：

1. 检查DRC警告的具体信息：仔细阅读Vivado的DRC警告信息，了解具体的错误原因和位置。
2. 检查PLL的配置：确保PLL的配置正确，包括时钟源、分频因子、锁相环等参数。
3. 检查时钟信号的传播：确保时钟信号的传播路径没有问题，包括信号的延迟、分支等。
4. 检查布局的合理性：检查布局是否合理，包括信号的排列、元器件的选择等。
5. 尝试优化布局：尝试优化布局，包括信号的排列、元器件的选择等。

如果你需要具体的代码帮助，请提供更多的信息和代码片段，我会尝试给你提供帮助。

核心部分：

# 检查DRC警告的具体信息
vivado -mode batch -source check_drc.tcl

# 检查PLL的配置
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets -filter {name =~ pll_clock}]

# 检查时钟信号的传播
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets -filter {name =~ clock}]

# 检查布局的合理性
check_layout -verbose

请注意，这些代码片段仅供参考，具体的解决方案可能需要根据你的设计和Vivado版本进行调整。