2 nuptsww nuptsww 于 2013.07.02 15:38 提问

ISE中verilog的问题(程序较为简单)

module myledwater(reset,clk,led);
input reset;

input clk;
output [7:0] led;
reg [7:0] led;
reg [26:0] count=0;

always @(clk)

begin

count=count+1;

end

always @(clk)
if(!reset)

begin

case(count[26:24])

0:led<=8'b00000001; 1:led<=8'b00000010; 2:led<=8'b00000100; 3:led<=8'b00001000; 4:led<=8'b00010000; 5:led<=8'b00100000; 6:led<=8'b01000000; 7:led<=8'b10000000;

endcase

endendmodule
想实现一个LED灯的控制程序;但是出现如下错误:The signal > is incomplete. The signal is not driven by any source pin in the design. (当然count2,3.。。。26)都是报错的,这是肿么回事

1个回答

Mekel
Mekel   2014.10.09 20:25

我没太看懂出错的地方“>”,没找到它在哪,应该是出在数字的十六进制上表述不清,以及count负值使用了阻塞负值,另外对于输出的led我建议用逻辑实现,如果你是故意晚一个周期的话那当我没说,我建议下面这样写

always @(posedge clk)
begin
if(~reset) count <= 27'b0;
else count <= count + 1'b1 ;
end
always @(*)
begin
case(count[26:24])
3'h0:led=8'b00000001;
3'h1:led=8'b00000010;
3'h2:led=8'b00000100;
3'h3:led=8'b00001000;
3'h4:led=8'b00010000;
3'h5:led=8'b00100000;
3'h6:led=8'b01000000;
3'h7:led=8'b10000000;
endcase
end

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