tcf8426 2017-05-30 12:50 采纳率: 0%
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已结题

FPGA的伪随机序列发生器

求问, 用verilog编写了一个伪随机序列发生器,产生01二进制码流,仿真与signaltap信号抓取没有问题,但是连接到示波器显示的波形却像噪音一样

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  • devmiao 2017-05-30 15:40
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