FPGA输出时钟的电压摆幅过小

Question

我用Xilinx的Spartan3E芯片设计一个SDRAM的数据存储模块，我把全局时钟通过ODDR2输出一个时钟给SDRAM供数据读写采样，但是我发现我输出的这个时钟80M的时候电压摆幅只有500mV，频率越高这个电压摆幅越小。而我要将SDRAM的时钟推到140M，这种问题怎么解决呢？

FPGA的工作条件：BANK电压：3.3V

本人小白一个，初学FPGA，还望大神赐教。

Answer 1

首先你要确定你测量时钟电压摆幅的设备(示波器等)的量程。
按我的经验采用大于200MHz的示波器不会出现你说的现象。
但是用100MHz的示波器就会出现你说的现象。
我用100MHz示波器测量100MHz的信号时，幅度都会变的比较小，信号频率越高幅度越低。这是示波器的问题。
在测量高频时，有时候我会采用数字万用表交流电压测量信号的有效电压反而比较准确。