数字电路概念没学懂：组合逻辑电路一旦输入信号撤销，输出也将没有信号了吗？

Question

模电的基础不牢，数电也搞不懂，请哪位大佬指教一下：

组合逻辑电路一旦输入信号撤销，输出也将没有信号了吗？这时信号没有是个什么状态？是0,1 还是三态门的高阻态？如是高阻态，后级电路岂不是没有输入？既不是高电平，又不是低电平，这不造成故障吗？不造成后级电路无法正常工作吗？

Answer 1

输入信号撤销，也可以说是有效的输入信号没了，在数字电路中，电平信号低有效、高有效，时钟信号分上升沿下降沿。
比如摸个高电平有效的信号撤销，当前输出就是低电平。某个低电平有效的信号撤销，当前输出信号就是高电平。还有一种状态高阻状态。高阻信号加在输入脚上，在设计上应该做上拉或下拉电阻的处理。让高阻状态变成已知的高低电平状态。