信号处理数据流和接口设计

Question

在vivado中，用verilog，由工作时序产生有规律的测试数据，将测试数据按dsp所需格式进行fifo预重排和ddr3二次重排，然后将数据通过srio高速接口传给dsp

Answer 1

就当你不是新手，只是对vivado xilinx fpga 不熟悉。简单的说几句。
1:需要了解srio 这个ip， 怎么用，怎么和dsp通信，dsp cpu怎么写驱动，怎么搭建测试仿真验证环境。这些都是比较麻烦的难点。
2:要确定 fpga 是否内嵌 cpu ,cpu 需要那些功能。这个选择也很麻烦。
3:fpga ddr3 ip 怎么用，如果是多路数据访问ddr3是否需要仲裁。怎么实现仲裁。
4:fifo 怎么用
5:测试数据怎么产生。
你将这些都整明白了，组合起来就能完成你说的东西了。加油吧