如何用74ls90制作一个千分频电路

Question

如何用74ls90制作一个千分频电路，利用千分频电路将一个1khz的信号降低成1hz大小的信号

Answer 1

引自免费微信小程序：皆我百晓生

要使用74LS90制作一个千分频器，你需要构建一个十进制计数器，然后通过适当的反馈机制将其频率降低到1Hz。74LS90是一个十进制同步二进制/十进制加法计数器，它有3个输入端：时钟（CLK）、复位（RST）和预置（PR）。为了实现千分频功能，你需要将计数器设置为十进制模式，并在计数到1000次后返回初始状态。

以下是详细的步骤和电路连接：

1. 连接74LS90的基本引脚：

   • 电源Vcc和接地GND。
   • 时钟输入CLK接到1kHz的信号源上。
   • 复位输入RST连接到一个高电平，这样计数器将始终保持初始化状态。
   • 预置输入PR不使用，可以悬空或者连接到低电平。

2. 构建反馈回路：

   • 将输出Q0、Q1和Q2连接到一个与门（例如74LS08），形成一个十进制计数的标志。
   • 将这个与门的输出接到74LS90的预置输入PR上，实现自激反馈。

以下是具体的电路连接示意图：

     +---------------------+
     |                    |
     |      74LS90         |
     |                    |
     |  Vcc ----+        |
     |          |        |
     |  GND ----+        |
     |                    |
     |  CLK ----+----[Q0]|
     |          |    [Q1]|
     |  RST ----+    [Q2]|
     |                    |
     |  PR ----[AND gate]|----PR (74LS90)
     |                    |
     |  Q3 ----+        |
     |          |        |
     |  ...     |        |
     |  Q9 ----+        |
     |                    |
     +---------------------+
            ^               ^
            |               |
     1kHz signal     Output (1 Hz)

1. 当计数器从0开始计数，当Q0、Q1和Q2同时为1时，表明已经完成了1000次计数（即十进制的1000）。此时，与门输出变为高电平，通过预置输入PR将74LS90重置回0，开始新的计数周期。这样就实现了将1kHz的时钟信号降低到1Hz。

注意：实际操作时，可能需要考虑电路的噪声和延迟，确保反馈机制稳定可靠。此外，使用的电源和线路也需要保证足够稳定性，以防止误触发。

如果你想要编写代码来模拟这个过程，你可以使用Verilog或VHDL等硬件描述语言。由于这是一个硬件设计问题，这里提供一个简单的Verilog模块作为参考，但请注意这只是一个概念模型，实际应用可能需要优化和调整：

module thousand_divider(input wire clk, input wire rst_n, output reg out);
  reg [2:0] counter;
  
  always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
      counter <= 3'b000;
      out <= 1'b0;
    end else begin
      if (counter == 3'b100) begin
        counter <= 3'b000;
        out <= ~out;
      end else begin
        counter <= counter + 1'b1;
      end
    end
  end
  
endmodule

这段代码定义了一个名为thousand_divider的模块，包含一个时钟输入clk、复位输入rst_n和一个输出信号out。在每个时钟上升沿，检查复位条件并更新计数器。当计数器达到3（十进制的1000）时，翻转输出out，从而实现1kHz到1Hz的转换。请注意，这是软件仿真代码，而不是用于实际硬件的逻辑设计。