cadence16.6SPB放置引脚显示被覆盖

Question

Cadance初学者，有谁知道放置引脚显示会被覆盖是什么情况吗

Answer 1

引自免费微信小程序：皆我百晓生

好的，我会尽力帮助你解决Cadence 16.6 SPB中放置引脚显示被覆盖的问题。首先，根据你提供的信息，这是一个关于PCB工艺中Cadence软件的初学者问题。

情况描述： 你在使用Cadence的OrCAD Capture CIS工具时，遇到了引脚放置时被覆盖的警告信息。这通常意味着你正在尝试放置一个新的引脚，但它的位置与已有的引脚冲突，所以软件会提示你现有的引脚会被覆盖。

解决方案：

1. 检查设计：首先，检查你的电路板设计，特别是你正在尝试放置引脚的地方，看看是否已经有其他组件或引脚存在。确保新的引脚不会与现有的组件或引脚重叠。
2. 使用移动或编辑功能：如果你发现现有的引脚位置不合适，可以使用Cadence的工具来移动或编辑它，以避免冲突。
3. 重新放置引脚：在确认没有冲突后，尝试重新放置你的引脚。确保在放置时没有任何警告信息。
4. 确认提示信息：如果仍然出现“Existing pin(s) will be overlayed by this action”的提示，可能是因为软件存在一些误判。在这种情况下，如果你确认你的设计没有问题并且确实需要放置这个引脚，你可以选择忽略这个警告。但是，请确保你的设计不会因为忽略这个警告而出现其他问题。

关于图1中的选项：

• “确定”：如果你确认要执行这个操作并覆盖现有的引脚，可以选择这个选项。
• “取消”：如果你不想执行这个操作，可以选择取消。
• “vaiue”：我不确定这个选项的具体含义，它可能是一个拼写错误或者特定的选项。你可以根据软件的实际显示来选择。

如果以上建议无法解决你的问题，或者你需要更具体的指导，请提供更多的信息或设计截图，我会尽力帮助你解决问题。希望这些建议对你有所帮助！