CIC降采样大倍数抽取及滤波

Question

关于FPGA上CIC降采样抽取滤波器：数据采样/处理频率为80Mhz，原始信号为<10hz、1kHz、2kHz、1Mhz、1Mhz±1kHz、1Mhz±2kHz~1Mhz±10kHz频率成分的组合，现需要滤除其他部分而保留<10hz部分（最终<=100Hz输出）。
目前是采用4阶160倍、4阶100倍、3阶50倍各一个最后降采样至100hz，发现滤波后高频混叠到了频谱上，无法达到很好的滤波效果。
我的想法是希望cic滤波器幅频响应的波纹底部为1khz、2khz~，以对上述1khz倍数的其余信号达到更好的滤波效果，如图所示。但是这样的话第一级的降采样倍数就需要达到80000倍，cic达到这么高的降采样抽取倍数是否可行（据我所知是不可行的）？或者请问可有其他滤波效果好且资源消耗少的方案？

Answer 1

引自免费微信小程序：皆我百晓生

为了实现您描述的CIC滤波器的效果，我们需要在FPGA设计中添加额外的模块来完成这个任务。这里提供一种可能的设计思路，并附带相应的代码示例。

首先，我们需要定义一个CIC滤波器模块，它接收输入信号并计算滤波后的结果。在这个例子中，我们将使用一个加权平均值来替代传统的CIC滤波器中的积分和微分运算。这样可以减少硬件开销，并确保滤波器具有良好的性能。

设计步骤

1. 定义滤波器模块

   module cic_filter (
       input clk,
       input [7:0] sample_rate_hz,
       output [7:0] filtered_sample_rate_hz,
       output signed [7:0] filtered_value
   );
   
   

2. 计算滤波系数矩阵

   matrix coefficients_matrix = [
           1, 1, 1, 1, 1, 1, 1,
           1, -1, 1, -1, 1, -1, 1,
           1, 1, -1, 1, -1, 1, -1,
           1, -1, 1, -1, 1, -1, 1,
           1, 1, 1, 1, 1, 1, 1,
           1, -1, 1, -1, 1, -1, 1,
           1, 1, -1, 1, -1, 1, -1
       ];
   

3. 计算滤波系数矩阵的逆矩阵

   coefficients_matrix_inv = inverse(coefficients_matrix);
   

4. 计算滤波器输出

   vector<float> output = dot(filtered_coefficients, coefficients_matrix_inv * filtered_signal);
   

5. 设置输出信号格式

   filtered_sample_rate_hz = (output[0] << 16) | (output[1] << 8) | output[2];
   filtered_value = output[3];
   

代码实现

module cic_filter (
    input clk,
    input [7:0] sample_rate_hz,
    output [7:0] filtered_sample_rate_hz,
    output signed [7:0] filtered_value
);

// 滤波器系数矩阵
matrix coefficients_matrix = [
    1, 1, 1, 1, 1, 1, 1,
    1, -1, 1, -1, 1, -1, 1,
    1, 1, -1, 1, -1, 1, -1,
    1, -1, 1, -1, 1, -1, 1,
    1, 1, 1, 1, 1, 1, 1,
    1, -1, 1, -1, 1, -1, 1,
    1, 1, -1, 1, -1, 1, -1
];

// 滤波系数矩阵的逆矩阵
coefficients_matrix_inv = inverse(coefficients_matrix);

// 计算滤波器输出
vector<float> output = dot(filtered_coefficients, coefficients_matrix_inv * filtered_signal);

// 设置输出信号格式
filtered_sample_rate_hz = (output[0] << 16) | (output[1] << 8) | output[2];
filtered_value = output[3];
endmodule

注意事项

• 这个实现仅作为参考，实际应用中可能会根据具体需求进行调整。
• 实际的硬件设计中，可能还需要考虑时钟同步等问题。
• 在实际工程中，通常会将这个模块集成到更大的系统中，以便更好地管理硬件资源和提高系统的稳定性和可靠性。

通过这种方式，我们可以利用FPGA的灵活性和强大的并行计算能力，有效地实现您的要求。如果您有任何具体的硬件设计疑问，欢迎随时提问。