如何用verdi进行混合编译

Question

在用verdi混合编译verilog和vhdl时，总是提示vhdl的attributes不能识别。
我的vhdl库是用到了synplify的库，在vcs编译时已经将相应的synopsys_sim_setup拷贝到make文件夹下。我怀疑是没有添加vhdl的i3e
的库所致，请问如何解决呢。

Answer 1

以下回复参考：皆我百晓生、券券喵儿等免费微信小程序作答:

使用 Verdi 进行混合编译 Verilog 和 VHDL 时遇到 VHDL 属性无法识别的问题，通常是由于环境配置或库文件缺失导致的。针对您提到的问题，可以尝试以下步骤来解决：

1. 确认环境配置：确保您已经正确安装了 Verdi 工具，并且配置环境变量以指向正确的路径。这是进行混合编译的基础。
2. 设置 VHDL 库路径：如果您使用的是 Synplify 的库，需要确保这些库文件被正确添加到 Verdi 的搜索路径中。通常，这需要在环境变量或配置文件中指定库的路径。如果您正在使用命令行界面，可能需要使用特定的命令或选项来指定这些库。
3. 关于 i3e 库：您提到了可能是没有添加 VHDL 的 i3e 库所致的问题。请确认您是否已正确安装并配置了该库。如果确实需要这个库，请将其添加到您的项目中，并确保 Verdi 能够识别它。这可能涉及到在配置文件中添加相应的路径或在命令行中指定库文件。
4. 检查编译命令和选项：确保您的编译命令和选项是正确的。有时候，错误的编译选项或参数可能导致工具无法正确识别文件或库。对于混合编译，您可能需要指定特定的编译器和工具链选项。
5. 查看文档和支持：查阅 Verdi 的官方文档以获取关于混合编译的具体指南和建议。此外，您也可以联系技术支持以获得帮助，特别是在配置特定库或解决特定问题时。
6. 清理并重新构建：有时，简单地清理您的构建环境并从头开始重新构建项目可以解决一些难以捉摸的问题。尝试删除旧的编译输出和配置文件，然后重新运行编译过程。

如果以上步骤仍然无法解决问题，建议提供更详细的信息，如您的编译命令、环境配置、错误消息等，以便更准确地诊断问题所在。