我已经有一个函数，output为【15：0】的接口；
现在想对它多次调用，比如调用n次，输出接口依次为 a[1][15：0]，a[2][15:0]......a[n][15:0]
请问这样是否可行？
或者有什么类似的解决方案？
最好给出示例代码。
谢谢~
关于verilog 调用函数时多维位宽接口
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2条回答 默认 最新
- 2022-05-06 17:52回答 2 已采纳 如果24bit数据不是连续的，那就完全可以不用fifo了，直接从24bit截取8bit数据就可以了，只不过1个24bit数据，需要三个时钟才能输出三个8bit的数据。
- 2022-10-18 23:17回答 2 已采纳 用两级 FIFO 最简单一级FIFO 写32位，读 4 位(最大8:1)二级FIFO 写4位，读 1 位
- 2022-03-29 11:45回答 2 已采纳 reg [ 47 : 0 ] mem [ 0 : 255 ]；问题1：[ 47 : 0 ] 是不是可以理解为每一个地址可以存储一个位宽为48bits的数据？ 回答正确问题2：[ 0：255 ]
- 2022-03-15 09:24张江打工人的博客 如何使用$clog2进行位宽计算，什么是$clog2，$clog2的优势和案例，Xlinix老版本开发套件的错误，其他math functions往期【Verilog】高级教程文章。
- 2020-10-19 12:16回答 1 已采纳 不需要
- 2022-07-30 23:05回答 1 已采纳 module top_module( input [254:0] in, output [7:0] out ); integer i; always @(*) begin out =
- 2017-10-30 06:46回答 3 已采纳 用协议的复杂换取硬件接口上的简单，由于只有两根线，一根还是时钟，另一根就要兼顾输入和输出 看看相对应的SPI，有4根线，比I2C多一倍，但输入输出分开，一根时钟，一根使能，另外两根分别是输入和输出，
- 2020-03-16 16:40魔仙佩奇的博客 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够...
- 2022-03-31 23:10回答 3 已采纳 代码，仿真都有问题代码这么改 `timescale 1ns / 1ps module single_port_synrdwr#( parameter DATA_WIDTH = 8,
- 2022-01-03 10:23回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
- 2021-09-19 21:49回答 2 已采纳 cont 是变量，正常的 case 得写在 always 里否则就需要用常数去整 case module FPGA(clk,reset,cont,out);//主模块 input clk,reset
- 2021-01-21 04:11FPGA技术江湖的博客 FPGA Verilog-1995 VS Verilog-2001 今天给大侠带来FPGA Verilog 1995-VS Verilog-2001，话不多说，上货。 2001年3月IEEE正式批准了Verilog‐2001标准（IEEE1364‐2001），与Verilog‐1995相比主要有以下提高。 ...
- 2022-08-08 00:19取个名字真难啊啊的博客 Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较...
- 2023-07-27 19:11莫等_闲的博客 Verilog学习笔记
- 2023-03-20 10:16悟OO道的博客 Verilog fpga
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