2 liane y Liane_Y 于 2016.03.06 10:54 提问

关于verilog 调用函数时多维位宽接口

我已经有一个函数,output为【15:0】的接口;
现在想对它多次调用,比如调用n次,输出接口依次为 a[1][15:0],a[2][15:0]......a[n][15:0]
请问这样是否可行?
或者有什么类似的解决方案?
最好给出示例代码。
谢谢~

2个回答

devmiao
devmiao   Ds   Rxr 2016.03.07 06:24
weixin_40472738
weixin_40472738   2017.10.02 12:37

FPGA语法数组,在底层使用的是RAM资源;reg 定义比较好,REG [16*USER_NUM-1:0] TEST_OUT;

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