Verilog移位运算符无符号左移<<位宽到底增不增加？

如题，我看视频讲解说左移需要增加位数，但是书上举的例子并没有说要增加位数，我查论坛上有两种说法，有点懵了。

写回答
好问题 0 提建议
追加酬金
关注问题
分享
邀请回答
编辑收藏删除结题
收藏举报

1条回答默认最新

关注

码龄粉丝数原力等级 --

被采纳

被点赞

采纳率
weixin_47614491 2021-07-07 17:19
关注
不需要

本回答被题主选为最佳回答 , 对您是否有帮助呢?

解决 1
无用
评论打赏
分享
举报

评论

按下Enter换行，Ctrl+Enter发表内容

报告相同问题？

关注问题

Verilog移位运算符无符号左移<<位宽到底增不增加？开发语言
2020-10-19 12:16

回答 1 已采纳不需要
Verilog如何实现连续32bit位宽数据转为1bit位宽数据? fpga开发嵌入式硬件开发语言
2022-10-18 23:17

回答 2 已采纳用两级 FIFO 最简单一级FIFO 写32位，读 4 位(最大8:1)二级FIFO 写4位，读 1 位
FPGA的verilog语言关于小数计算的问题？ fpga开发
2022-01-03 10:23

回答 1 已采纳 verilog 没有浮点数的定义，要实现小数，可以用定浮点的办法。比如将一个小数放大 2^N 倍后去处理。比如将一个小数放大256倍后，最后的8位是小数部分。假设我们只看这最后的8位，小数部分。000
Verilog的无符号移位运算（“＞＞“和“＜＜“）和算术移位运算（“＜＜＜“和“＞＞＞“)的设计
2021-09-21 11:45

幸运学者的博客我们在进行Verilog代码设计时经常会用到移位运算，对于无符号运算，我们只需要使用移位运算符（"<<“和”>>"）就能够实现移位的功能，这个很容易理解。如无符号左移时，接收寄存器要比源寄存器多出对应...
Verilog中的状态机问题-->输出到底是什么时候输出？ fpga开发单片机嵌入式硬件
2023-02-26 11:41

回答 3 已采纳以下答案引用自GPT-3大模型,请合理使用：答案：第一种： always @(*) begin out<=state==D?1:0; end 因为当当前状态为D时，o
如何用verilog语言实现对一段信号脉冲个数和脉冲宽度的统计呢？ fpga开发嵌入式硬件开发语言
2021-09-03 16:19

回答 2 已采纳 module edge_detect( input clk, input rst, input sig, output pos_edge, output n
做fpga开发，使用verilog语言开发为什么还要进行仿真呢？ fpga开发
2022-11-24 11:42

回答 1 已采纳仿真是帮你了解发现代码中的错误一些简单的代码可能不需要仿真当一个稍微复杂一点的代码，在写代码的过程中不出错是小概率事件，出错是正常的。我们在进行仿真时能查看我们代码中的所有信号的变化。这对我们找BUG
verilog 移位运算符 说明_Verilog语法之四：运算符
2020-12-20 15:14

weixin_39824834的博客 Verilog HDL语言的运算符范围很广，其运算符按其功能可分为以下几类:1) 算术运算符(+,－,×，/,％)2) 赋值运算符(=,<=)3) 关系运算符(>,=,<=)4) 逻辑运算符(&&,||,!)5) 条件运算符(?:)6) 位运算符...
verilog语言做呼吸灯仿真，为啥仿真结果中有的变量一开始没有显示？ fpga开发测试工具
2022-03-29 21:58

回答 2 已采纳代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
Verilog语言用case语句中不定态x的用法开发语言
2022-05-22 16:32

回答 1 已采纳不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，2'b0x, 2'b0z: 执行的语句；是这个意思
verilog如何实现对应位置数据的运算？ fpga开发嵌入式硬件开发语言
2022-06-06 15:40

回答 2 已采纳把代码中的2 换成 7559 就行 integer i; reg [31:0] a[2:0]; //7560-1 reg [31:0] b
verilog 移位运算符 说明_Verilog HDL基础教程之：数据类型和运算符
2021-01-12 16:07

weixin_39874379的博客 6.移位运算符在Verilog HDL中有两种移位运算符。：(左移位运算符)>>：(右移位运算符)其使用方法如下：a >> n;a n;a代表要进行移位的操作数，n代表要移几位。这两种移位运算都用0来填补移出的空位。下面...
verilog 中乘法除法能不能直接在表达式中使用？比如 a <= b*c; d <= b/c; fpga开发
2022-08-27 09:26

回答 2 已采纳能用，楼上说的对，只要芯片资源够，怎么用都行。但是也不能随便用，否则一些 DSP、乘法 IP、除法 IP 就没啥意思了。按你的举例always@(posedge clk)begin a <= b
verilog 移位运算符 说明_Verilog HDL的基本语法
2020-12-20 15:14

weixin_39633954的博客 移位运算符 >>,<< eg. i=8; m=3; i< i>>m;//结果为1 条件运算符条件? 表达式1:表达式2 eg. a=10,b=20; y=a>b?a:b; 拼接运算符 X={a[7:4],b[3],c[2:0]}; 运算符的优先级赋值语句连续赋值语句连续赋值语句用来...
Verilog语法之移位运算符的使用
2020-05-04 21:32

YYY先生的博客 Verilog语法之移位运算符的使用大家好，今天给大家谈一谈Verilog语法中的移位运算符 最近在学FPGA，所以不得不接触的就是Verilog这一优秀的硬件描述语言。对于该语言，其与C语言的编程思想与几乎截然不同。一...
没有解决我的问题, 去提问

问题事件

关注

码龄粉丝数原力等级 --

被采纳

被点赞

采纳率
已采纳回答 6月6日

悬赏问题

¥15 一个服务器已经有一个系统了如果用usb再装一个系统，原来的系统会被覆盖掉吗
¥15 使用esm_msa1_t12_100M_UR50S蛋白质语言模型进行零样本预测时，终端显示出了sequence handled的进度条，但是并不出结果就自动终止回到命令提示行了是怎么回事：
¥15 前置放大电路与功率放大电路相连放大倍数出现问题
¥30 关于<main>标签页面跳转的问题
¥80 部署运行web自动化项目
¥15 腾讯云如何建立同一个项目中物模型之间的联系
¥30 VMware 云桌面水印如何添加
¥15 用ns3仿真出5G核心网网元
¥15 matlab答疑关于海上风电的爬坡事件检测
¥88 python部署量化回测异常问题

Verilog移位运算符无符号左移<<位宽到底增不增加？

1条回答 默认 最新

问题事件

悬赏问题

1条回答默认最新