基于verilog 乒乓切换控制电路

Question

在一些数据采集系统中，为了实现数据的实时性和连续性，需要将连续采集到的数据先暂存起来再进行处理，就需要2片相同容量的存储器，当存储器A处于写入状态时，存储器B处于读出状态。当存储器A写满后发出一个写满信号FULLA，此时存储器B也读空，发出一个读空信号EMPTYB。这时将两个存储器切换工作，存储器A处于读出状态，而存储器B处于写入状态，当存储器A读空而存储器B写满时，存储器A发出读空信号EMPTYA，存储器B发出写满信号FULLB，然后存储器A和B再次切换工作状态。假设存储器的容量为8K字节，8位数据总线。