右边是计数器，左边是单独的译码器模块，为什么报错了？应该怎么改?
为什么报错了？应该怎么改?这是Quartus18.1 画出来的
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老皮芽子 2021-11-02 08:36关注总线命名改为
q[7..0]
q[7..4]
q[3..0]
将这3条线连起来
如图
本回答被题主选为最佳回答 , 对您是否有帮助呢?解决评论 打赏无用 1举报 分享
- 2021-11-01 21:49回答 1 已采纳 总线命名改为q[7..0]q[7..4]q[3..0]将这3条线连起来如图
- 2021-11-02 22:44回答 2 已采纳 可能你的信号命名和CAD软件总线命名的规则有冲突。比如总线 K[3..0] 成员可能会 K0,K1,K2,K3 来表示，你再用 K1 做信号管脚的命名就和这个总线成员的 K1 冲突了。可以改个名字试下
- 2020-07-02 09:12回答 2 已采纳 https://zhidao.baidu.com/question/121523392.html
- 2022-11-13 20:58chenyu128的博客 Quartus18.1实现D触发器及时序仿真
- 2022-11-13 19:25回答 1 已采纳 已解决。在编辑ip核最开始的部分，选择成了VHDL导致问题发生
- 2020-11-01 23:47回答 2 已采纳 Pi和pi用的是哪个？  这样就对了
- 2022-03-29 21:58回答 2 已采纳 代码没问题能仿真，可能是仿真软件安装设置问题led 输出非常窄的脉冲，仿真能看见，实际在板子上 LED 几乎不亮。需要改
- 2022-05-28 13:18cyanwind7的博客 以下命令表示clk_a1 clk_a2 clk_a3这3个时钟是一组的（即相关），clk_b1 clk_b2 clk_b3这3个时钟是一组的，如果整个设计还有别的时钟，则剩下的时钟是一组的。 set_clock_groups -asynchronous -group {clk_a1 clk_...
- 2021-10-26 16:53回答 1 已采纳 很久没用 quartus 了，看你的问题应该是 top 顶层没有设置正确，应该把原理图这层设置成 top
- 2022-01-22 18:26回答 1 已采纳 知道了。这里的报错是指的是仿真时的do文件，而不是代码本身。在改上一个error时，把do文件里第5行代码删了，所以出现了该报错。并不是要删整行，是只需要删-novopt
- 2023-04-19 14:37回答 2 已采纳 assign a = {16{i_a}}; assign b = {16{i_b}}; assign {a1, a0} = a; assign {b1, b0} = b; wire
- 2021-09-23 20:43xinzhui123的博客 Quartus中提供的IP核就是已经设计好的模块化电路或者接口函数。其中一部分模块化电路需要根据实际需求配置参数，然后就生成了对应的IP核。 二、FIFO IP核的生成过程 1.在菜单栏中点击Tools>IP cat
- 2022-08-08 15:25回答 1 已采纳 俺自己解决啦！是在路径后面加上一个/就可以了
- 2018-04-02 12:22Altera 的Quartus软件各类IP核的license,适用于FPGA等硬件开发，Quartus16.0亲测可用，已知最全的IP核license。 先看我的博客再决定是否下载，会有惊喜的。
- 2023-04-19 23:38FPGAer_lz的博客 基于Quartus Prime18.1标准版的DDR3 IP核控制器仿真验证。
- 2023-02-17 17:18川乐水兴的博客 安装了Quartus II 18.1后环境变量经常被修改成18.1的，而生成jic，下程序等用13.1好用，否侧有些指令会出现报错。现做了一个脚本工具，运行后会把Quartus的环境变量重新修改成D盘里13.1的。具体可以根据自己quartus...
- 2022-04-09 17:41Liweiei的博客 Quartus ii安装器件库方法，欢迎大家参考
- 2021-12-26 18:29FPGA中国创新中心的博客 quartus，modelsim安装配置
- 2022-11-13 00:31@aln的博客 【FPGA实训第一周】---Quartus入门
- 2023-11-15 17:10当呆猫爱上电子的博客 本文主要记述fpga学习过程中所遇到的关于quartus软件的一些问题及技巧
- 没有解决我的问题, 去提问
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11月10日
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11月2日-
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11月1日
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创建了问题
11月1日
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