verilog如何实现对应位置数据的运算？

Question

问题遇到的现象和发生背景

verilog如何实现对应位置数据的运算？
目前我有两个reg信号A和B，各自存放7560个数据。地址从1到7560，要想实现regA的地址1位置与regB的地址2倒序位置上数据相加，即regA的地址1与regB地址7560上存放的数据进行相加计算，regA的地址2与regB地址7559,regA 3对应regB 7558 一直到所有数据计算完毕。该如何实现？
如regA=[1，2，3]
regB=[4，5，6]
实现1+6 2+5 3+4
Matlab中好像只需用一个下标就可以解决。verilog该如何实现此类语法?

问题相关代码，请勿粘贴截图

运行结果及报错内容

我的解答思路和尝试过的方法

我想要达到的结果

Answer 1

把代码中的2 换成 7559 就行

    integer    i;
    reg    [31:0]    a[2:0];    //7560-1
    reg    [31:0]    b[2:0];    //7560-1
    reg    [31:0]    c[2:0];    //7560-1
    initial
    begin
        a[0]    = 32'd1;
        a[1]    = 32'd2;
//        .....
        a[2]    = 32'd3;
    end

    initial
    begin
        b[0]    = 32'd4;
        b[1]    = 32'd5;
//        .....
        b[2]    = 32'd6;
    end
    
    always @(*)
    begin
        for(i=0;i<2+1;i=i+1)        //7560-1
        begin
            c[i]    = a[i]+b[2-i];    //7560-1
        end
    end