FPGA之全数字锁相环（DPLL）文章调试波形出错求解

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定位: FPGA之全数字锁相环（DPLL）文章调试波形出错求解
博主，您好！很高性看到您的文章，我根据您在csdn的代码，搭建了测试工程，但遇到了代码，以下波形运行的结果

其中，controlled_signal的信号波形跟您的不太一致，首先，占空比不太对，频率也不太正常，希望得到您的回复。

为了将代码调通，在DCO.v中增加了一句 output reg [15:0] count_cnt，因为在顶层文件DCO uut3中会报.count_cnt(count_cnt) 没有定义的错误。

备注：如果您需要的话，可以提供我搭建的quartus测试工程供参考。