电子萌新 2022-07-10 10:29 采纳率: 50%
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关于#fpga开发#的问题：在原有的工程上新加一个模块，发现整个工程的接收数据出错

FPGA的数据出错

cyclonev 在原有的工程上新加一个模块AB，发现整个工程,从接收数据就错了，这可能是什么引起的呢？已排除资源不够的原因。是否是代码不够严谨，时序布线等问题，该如何解决呢。感谢

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  • 杨修远517 2024-07-17 10:47
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    你好请问你这个问题解决了吗

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