Verilog中的状态机问题-->输出到底是什么时候输出？

Question

Verilog中的状态机问题-->输出到底是什么时候输出？
最近刷HDLbits很不理解，状态机究竟是一转换到这个状态立马就要输出（转化到下一个状态很短的时间）还是这个状态要转换之前才输出？
可能表述不是很清楚，还是看图来说（只看图中的表格就可以）。

最后的输出 到底应该是以下的哪一种？
第一种：

 always @(*) begin
        out<=state==D?1:0;
    end

第二种

 always @(*) begin
        out<=next_state==D?1:0;
    end

Answer 1

以下答案引用自GPT-3大模型,请合理使用：

答案：第一种： always @(*) begin
        out<=state==D?1:0;
    end 
因为当当前状态为D时，out才会输出1。

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