求spi通信verilog代码

小白急求FPGA与ARM板之间SPI通信模式0 的verilog代码,能收一字节回发一字节就行

1个回答

有ip核可以用吧,实在不行找本书自己写一个,书上都会有spi例程

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有关状态机的Verilog代码

我的状态机代码和test代码分别如下: module transformation (a,b,s,clk,S,C,X); input a,b,s,clk; output S,C,X; reg S,C,X; always @ (posedge clk) case(s) 0:if(a==1&b==1)begin S<=1; C<=0; end else if(a==0&b==0)begin S<=5; C<=1; end else begin S<=s; X<=1; end 1:if(a==1&b==0)begin S<=4; C<=1; end else if(a==0&b==1)begin S<=3; C<=0; end else begin S<=s; X<=1; end 2:if(a==0&b==0) begin S<=1; C<=1; end else if(a==1&b==0)begin S<=5; C<=0; end else begin S<=s; X<=1; end 3:if(a==0&b==0) begin S<=2; C<=0; end else if(a==1&b==0) begin S<=4; C<=1; end else begin S<=s; X<=1; end 4:if(a==1&b==0) begin S<=3; C<=0; end else if(a==0&b==1) begin S<=5; C<=1; end else begin S<=s; X<=1; end 5:if(a==0&b==0)begin S<=5; C<=0; end else if(a==1&b==0)begin S<=0; C<=1; end else begin S<=s; X<=1; end endcase endmodule 和 module test(); reg a,b,C,X,clk; reg [0:2] s,S; initial begin clk=0; a=0; b=0; s=0; S=6; X=0; end always #10 a=~a; always #5 b=~b; always #5 clk=~clk; always @ (posedge clk) begin X<=0; if(S==6) ; else begin s<=S; end transformationT1( .a(a), .b(b), .s(s), .clk(clk), .S(S), .C(C), .X(X) ); end endmodule 仿真后发现全部都是高阻,这是为什么啊?要怎么改呢?

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always@(posedge clk_out_0, negedge reset_n) begin if(reset_n == 1'b0) current_state <= idle; else current_state <= next_state; end always@(*) begin next_state = current_state; case(current_state) idle:begin if(flaga == 1'b1) next_state = read; else next_state = idle; end read:begin if(flaga == 1'b0) next_state = idle; else next_state = read; end default: next_state = idle; end

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verilog代码错误提示一个模块不能被重复声明

module signal_light(clk,rst,count,light1,light2); input clk,rst; input [5:0] count; output light1,light2; reg[2:0] light1,light2; reg[2:0]state; parameter Idle=3'b000, S1=3'b001, S2=3'b010, S3=3'b011, S4=3'b100; always@(posedge clk) begin if(!rst) begin state<=Idle; light1<=3'b100; light2<=3'b001; end else case(state) Idle: if(rst) begin state<=S1; light1<=3'b100; light2<=3'b001; end S1: if(count=='d25) begin state<=S2; light1<=3'b100; light2<=3'b010; end S2: if(count=='d30) begin state<=S3; light1<=3'b001; light2<=3'b100; end S3: if(count=='d55) begin state<=S4; light1<=3'b010; light2<=3'b100; end S4: if(count=='d60) begin state<=S1; light1<=3'b100; light2<=3'b001; end default:state<=Idle; endcase end endmodule module counter(clk,rst,count); output count; input clk,rst; reg[5:0] count; always@(posedge clk or negedge rst) begin if(!rst) count<='d0; else if(count<'d60) count<=count+1; else count<='d1; end endmodule module signal_light_top(count,clk,rst,light1,light2); input clk,rst; output[2:0] light1,light2; output[5:0]count; wire[5:0] count; counter u2(clk,rst,count); signal_light u1(clk,rst,count,light1,light2); endmodule 错误为Error (10228): Verilog HDL error at signal_light_top.v(3): module "signal_light" cannot be declared more than once

verilog写的分频器代码的含义

module clk_div(clk,clr,a,b,z,mclk); input clk,clr,a,b; output reg z; output reg mclk; reg [31:0] count; always@(posedge clk) begin if(clr) begin count <= 0; mclk <= 0; end else if(count == 4) begin count <= 0; mclk <= ~mclk; end else count <= count+1; end always@(posedge mclk or posedge clr) begin if(clr) // 如果用同步时序电路,这里的clr改为clr0,与分频always块语句里的clr区分开来 z <= 0; else z <= a&b; end endmodule 为什么count定义为count[31:0],寄存器一定要用分频器么,分频器什么作用 并求解释一下每行代码的含义,并且这段代码的作用,

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verilog 红绿灯设计状态机代码不理解

module sheJiShuRu( input clk, reset, Ta, Tb, clr, output reg [1:0] La, Lb, output reg mclk ); reg [31:0] count; parameter CLK_COUNT = 249999999; //parameter CLK_COUNT = 24;//模拟用 always @ (posedge clk) begin if(clr) //按下去(为1?)复位 begin count <= 0; mclk <= 0; end else if(count == CLK_COUNT) //用到了前面定义的参数 begin count <= 0; mclk <= ~mclk; end else count <= count+1; end reg [1:0] state, next_state; parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; parameter green = 2'b00; parameter yellow = 2'b01; parameter red = 2'b10; always @ (posedge mclk) if(reset) state <= S0; else state <= next_state; always @(*) case(state) S0: if(Ta) next_state = S0; else next_state = S1; S1: next_state = S2; S2: if(Tb) next_state = S2; else next_state = S3; S3: next_state = S0; endcase always @(*) case(state) S0: begin La = green; Lb = red; end S1: begin La = yellow; Lb = red; end S2: begin La = red; Lb = green; end S3: begin La = red; Lb = yellow; end endcase endmodule 代码中最开始分频的部分有什么作用

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end always @(posedge clk_500khz or negedge reset) if(!reset) begin col<=4'b0000;state<=0;end else begin case (state) 0: begin col[3:0]<=4'b0000; key_flag<=1'b0; if(row[3:0]!=4'b1111) begin state<=1;col[3:0]<=4'b1110;end // else state<=0; end 1: begin if(row[3:0]!=4'b1111) begin state<=5;end else begin state<=2;col[3:0]<=4'b1101;end end 2: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=3;col[3:0]<=4'b1011;end // end 3: begin if(row[3:0]!=4'b1111) begin state<=5;end // else begin state<=4;col[3:0]<=4'b0111;end // end 4: begin if(row[3:0]!=4'b1111) begin state<=5;end // else state<=0; end 5: begin if(row[3:0]!=4'b1111) begin col_reg<=col; // row_reg<=row; // state<=5; key_flag<=1'b1; // end else begin state<=0;end end endcase end always @(clk_500khz or col_reg or row_reg) begin if(key_flag == 1'b1) begin case ({row_reg,col_reg}) 8'b1110_1110:data<=4'b0000;//0 8'b1110_1101:data<=4'b0001;//1 8'b1110_1011:data<=4'b0010;//2 8'b1110_0111:data<=4'b0011;//3 8'b1101_1110:data<=4'b0100;//4 8'b1101_1101:data<=4'b0101;//5 8'b1101_1011:data<=4'b0110;//6 8'b1101_0111:data<=4'b0111;//7 8'b1011_1110:data<=4'b1000;//8 8'b1011_1101:data<=4'b1001;//9 8'b1011_1011:data<=4'b1010;//10 '+' 8'b1011_0111:data<=4'b1011;//11 '-' 8'b0111_1110:data<=4'b1100;//12 '*' 8'b0111_1101:data<=4'b1101;//13 '/' 8'b0111_1011:data<=4'b1110;//14 '=' 8'b0111_0111:data<=4'b1111;//15fuwei endcase end end //caculator part always@(posedge clk) begin if(data == 4'b1111) begin buff=0;op=0;eoc=0;num1=0;num2=0;temp=0;mid=0;end else begin if(data!=4'b1110) begin if((data>=4'b0000)&&(data<=4'b1001)) begin buff={4'b0000,data};end else if((data>=4'b1010)&&(data<=4'b1110)) begin op=data;num1=buff[3:0];end end else begin if(eoc==0) begin num2=buff[3:0]; case(op) add: begin buff=num1+num2; /*if(buff>8'b00001001) begin mid=buff; temp=8'b00000000; for(i=1;i<=7;i=i+1) begin {temp,mid}={temp[6:0],mid,1'b0}; if(temp[3:0]>4'b0100) begin temp[3:0]=temp[3:0]+4'b0011;end if(temp[7:4]>4'b0100) begin temp[7:4]=temp[7:4]+4'b0011;end {buff_reg,res}={temp[6:0],buff[0]}; end buff={buff_reg,res}; end*/ eoc=1; end //add end sub: begin /*if(num1>num2) begin buff_reg=num1+((~num2)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b0; end else begin buff_reg=num2+((~num1)+4'b0001); buff={4'b0000,buff_reg}; flag_neg=1'b1; end if(flag_neg==1) buff[7:4]=4'b1111;*/ buff=num1-num2; flag_neg=1'b0; if(buff>200) begin buff=256-buff; //buff[7:4]=4'b1111; flag_neg=1'b1; end eoc=1; end mult: begin buff=num1*num2; eoc=1; end div: begin if(num2==4'b0000) buff=0; else begin buff_reg=num1; res=0; for(i=0;i<9;i=i+1) begin if(buff_reg>=num2) begin res=res+1; buff_reg=buff_reg-num2; end else buff={buff_reg,res}; end eoc=1; end end endcase end end end end parameter CLK_FREQ = 'D50_000_000;//50MHZ parameter DCLK_FREQ = 'D10;//AD_CLK 10/2HZ always @(posedge clk) if(DCLK_DIV < (CLK_FREQ / DCLK_FREQ)) // CLK_FREQ/DCLK_FREQ=5_000_000 DCLK_DIV <= DCLK_DIV+1'b1; // 10Hz else begin DCLK_DIV <= 0; CLK_DIV <= ~CLK_DIV; //5Hz end //display part always @(negedge reset or negedge CLK_DIV ) begin key_temp <= buff; if(!reset) begin datain[0]<=8'b00000000; datain[1]<=8'b00000000; datain[2]<=8'b00000000; datain[3]<=8'b00000000; datain[4]<=8'b00000000; datain[5]<=8'b00000000; datain[6]<=8'b00000000; datain[7]<=8'b00000000; end else begin datain[0]<=key_temp%10; datain[1]<=key_temp/10%10; datain[2]<=key_temp/100%10; datain[3]<=key_temp/1000%10; end end always @(posedge clk) begin count1=count1+1; //32bit end always @(count1[14:12]) //scan LED *8, 50M/2^12=12k begin case(count1[14:12]) 3'b000: begin bcd_led = datain[0]; seg_com = 8'b00000001; end 3'b001: begin bcd_led=datain[1]; seg_com=8'b00000010; end 3'b010: begin bcd_led=datain[2]; seg_com=8'b00000100; end 3'b011: begin bcd_led=datain[3]; seg_com=8'b00001000; end 3'b100: begin bcd_led=datain[4]; seg_com=8'b00010000; end 3'b101: begin bcd_led=datain[5]; seg_com=8'b00100000; end 3'b110: begin bcd_led=datain[6]; seg_com=8'b01000000; end 3'b111: begin bcd_led=datain[7]; seg_com=8'b10000000; end endcase end always @(seg_com or bcd_led) //write code to LED begin case(bcd_led[3:0]) //display 0,1,2,.....9 4'h0:seg_data=8'hc0; //hgfedcba = 1100_0000 4'h1:seg_data=8'hf9; //hgfedcba = 1111_1001 4'h2:seg_data=8'ha4; 4'h3:seg_data=8'hb0; 4'h4:seg_data=8'h99; 4'h5:seg_data=8'h92; 4'h6:seg_data=8'h82; 4'h7:seg_data=8'hf8; 4'h8:seg_data=8'h80; 4'h9:seg_data=8'h90; 4'ha:seg_data=8'h88; 4'hb:seg_data=8'h83; 4'hc:seg_data=8'hc6; 4'hd:seg_data=8'ha1; 4'he:seg_data=8'h86; 4'hf:seg_data=8'h8e; endcase end endmodule

verilog 里描述门电路的问题

![图片说明](https://img-ask.csdn.net/upload/201811/14/1542158962_262233.png) 这两个verilog代码在综合时,第二个综合出来的是寄存器,还能用来描述与非门吗?

Vivado环境下Verilog代码综合是出错

[Common 17-345] A valid license was not found for feature 'Synthesis' and/or device 'xc7vx980t'. Please run the Xilinx License Configuration Manager for assistance in determining which features and devices are licensed for your system. 是器件不支持还是licence无效,换器件还是出现同样的问题

请问verilog 代码 a<=#b 1’b0;是什么意思?

module DFF_ASYNC_RST (Data, Clk, Reset, Q); input Data, Clk, Reset; output Q; parameter U_DLY =1; reg Q; always @ (posedge Clk or negedge Reset) if ( ~Reset) Q <= #U_DLY 1'b0 ; 这里不懂是什么意思,求解答 else Q <= #U_DLY Data ; endmudule

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一、 問題: 使用Verilog语法撰写,并用自适应阈值化(Adaptive Threshold Engine,ATE)产生图像二值化,由于初学1个月左右,有几点问题: 1. 模拟结果64个像素(pixel)在执行完成会合成一个区块(block) ,正常执行须执行完成24行与完成24区块, 2. 使用modelsim模拟的结果不如预期结果,clk与reset触发后,pix_data负缘输入,bin与threshold正缘输出。 (1) 但是pix_data预期要1,2,...,64为block 1 input; 实际错误结果是24,2d236,...未依照结果输出。 (2) bin输出延迟设定为1周期(latency=1),预期要1,2,...,64为block 1 input,实际错误结果未依照结果输出,波形没有从1开始。 (3) threshold跟pix_data、 bin有关,会由前面block 1 input输出为block 1 threshold,实际错误结果:00是block 1 threshold,77是是block 2 threshold,由于pix_data、 bin一开始错误,未依照结果输出。 二、代碼ate.v ``` module ate(clk,reset,pix_data,bin,threshold); input clk; input reset; input [7:0] pix_data; output bin; output [7:0] threshold; reg [7:0] threshold; reg bin; reg [7:0] data [63:0]; reg [5:0]counter; //reg [6:0] count; reg [7:0]min0; reg [7:0]max0; //min, max is 16進位 reg [4:0]block; //reg [4:0] block_count; block is 24; integer i; always@(posedge clk or posedge reset) begin if(reset) begin block <= 5'd0; end else begin if((counter == 6'd63)&&(block == 5'd5)) begin block <= 5'd0; end else if(counter == 6'd63) begin block <= block + 5'd1; end end end always@(posedge clk or posedge reset) begin if(reset) begin counter <= 6'd0; end else begin counter <= counter + 6'd1; end end always@(posedge clk or posedge reset) begin if(reset) begin for(i = 0; i < 64; i = i + 1) begin data[i] <= 8'd0; end end else begin data[counter] <= pix_data; end end always@(posedge clk or posedge reset) begin if(reset) begin max0 <= 8'd0; end else begin if(counter == 6'd0) begin max0 <= pix_data; end else if(max0 < pix_data) begin max0 <= pix_data; end end end always@(posedge clk or posedge reset) begin if(reset) begin min0 <= 8'hff; end else begin if(counter == 6'd0) begin min0 <= pix_data; end else if(min0 > pix_data) //(min0 > pix_data) begin min0 <= pix_data; end end end //output wire dout; wire [7:0]avg; wire [7:0]thout; wire [8:0]sum; assign sum = {1'b0, min0} + {1'b0, max0}; assign avg = (sum[0]) ? (sum + 9'd01) >> 1 : sum >> 1; assign dout = (((block == 5'd1)||(block == 5'd0))) ? 1'b0 : ((counter == 6'd0)&&(data[0] >= avg)) ? 1'b1 : ((counter != 6'd0)&&(data[counter] >= threshold)) ? 1'b1 : 1'b0; assign thout = (((block == 5'd1)||(block == 5'd0))) ? 8'd0 : avg; always@(posedge clk or posedge reset) begin if(reset) begin bin <= 1'b0; end else begin bin <= dout; end end always@(posedge clk or posedge reset) begin if(reset) begin threshold <= 8'd0; end else begin if(counter == 6'd0) begin threshold <= thout; end end end endmodule ``` 三、錯報訊息: 有确认过testbench确定无问题,但是在修正程式仍无法改上此情形,因此我想询问有何么方式可以改善此情况,谢谢。 产生结果为下图: ![图片说明](https://img-ask.csdn.net/upload/201901/01/1546341857_144738.png) 四、方法 设计方法: 因设计ATE接受的输入影像大小为48x32(共分为6x4区块),一个区块固定为8x8个点。影像输入顺序是以区为单位依序输入。执行Threshold处理时,是以一个区块作为单位,而最左边及最右边兩行不需处理,一律输出0 (bin及threshold皆是),如: 0,6,12,18区块及5, 11,17,23区块皆不需处理。下图为输入影像区块编号顺序。 ![图片说明](https://img-ask.csdn.net/upload/201901/01/1546341878_352139.png) Adaptive Threshold目的是将一灰阶影像的前景及背景区分出來,对于该影像区块的每一个点,若大于或等于该区块门槛值(threshold)则输出1,反之则输出0。而Adaptive threshold表示此threshold是经由计算所得。 ATE电路的threshold计算方法采用单一8x8区块中之最大數值及最小數值的平均值,即threshold = (Max + Min) / 2,若threshold有小數,则采无条件进位。 对于每一点输出,其计算公式如下: bin=1 if pix_data >= threshold bin=0 if pix_data < threshold 设计该区块(8*8)之最大值为192,最小值为48,则threshold=(192+48)/2=120。后续区块内的pix_data >= threshold,bin输出为1;pix_data < threshold,bin输出为0。 ![图片说明](https://img-ask.csdn.net/upload/201901/01/1546341898_983395.png) 实际预期波形结果:(输入与输出波形顺序) ![图片说明](https://img-ask.csdn.net/upload/201901/01/1546341914_278764.png)

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程序员在一个周末的时间,得了重病,差点当场去世,还好及时挽救回来了。

Java基础知识面试题(2020最新版)

文章目录Java概述何为编程什么是Javajdk1.5之后的三大版本JVM、JRE和JDK的关系什么是跨平台性?原理是什么Java语言有哪些特点什么是字节码?采用字节码的最大好处是什么什么是Java程序的主类?应用程序和小程序的主类有何不同?Java应用程序与小程序之间有那些差别?Java和C++的区别Oracle JDK 和 OpenJDK 的对比基础语法数据类型Java有哪些数据类型switc...

技术大佬:我去,你写的 switch 语句也太老土了吧

昨天早上通过远程的方式 review 了两名新来同事的代码,大部分代码都写得很漂亮,严谨的同时注释也很到位,这令我非常满意。但当我看到他们当中有一个人写的 switch 语句时,还是忍不住破口大骂:“我擦,小王,你丫写的 switch 语句也太老土了吧!” 来看看小王写的代码吧,看完不要骂我装逼啊。 private static String createPlayer(PlayerTypes p...

和黑客斗争的 6 天!

互联网公司工作,很难避免不和黑客们打交道,我呆过的两家互联网公司,几乎每月每天每分钟都有黑客在公司网站上扫描。有的是寻找 Sql 注入的缺口,有的是寻找线上服务器可能存在的漏洞,大部分都...

Intellij IDEA 实用插件安利

1. 前言从2020 年 JVM 生态报告解读 可以看出Intellij IDEA 目前已经稳坐 Java IDE 头把交椅。而且统计得出付费用户已经超过了八成(国外统计)。IDEA 的...

女程序员,为什么比男程序员少???

昨天看到一档综艺节目,讨论了两个话题:(1)中国学生的数学成绩,平均下来看,会比国外好?为什么?(2)男生的数学成绩,平均下来看,会比女生好?为什么?同时,我又联想到了一个技术圈经常讨...

总结了 150 余个神奇网站,你不来瞅瞅吗?

原博客再更新,可能就没了,之后将持续更新本篇博客。

副业收入是我做程序媛的3倍,工作外的B面人生是怎样的?

提到“程序员”,多数人脑海里首先想到的大约是:为人木讷、薪水超高、工作枯燥…… 然而,当离开工作岗位,撕去层层标签,脱下“程序员”这身外套,有的人生动又有趣,马上展现出了完全不同的A/B面人生! 不论是简单的爱好,还是正经的副业,他们都干得同样出色。偶尔,还能和程序员的特质结合,产生奇妙的“化学反应”。 @Charlotte:平日素颜示人,周末美妆博主 大家都以为程序媛也个个不修边幅,但我们也许...

MySQL数据库面试题(2020最新版)

文章目录数据库基础知识为什么要使用数据库什么是SQL?什么是MySQL?数据库三大范式是什么mysql有关权限的表都有哪几个MySQL的binlog有有几种录入格式?分别有什么区别?数据类型mysql有哪些数据类型引擎MySQL存储引擎MyISAM与InnoDB区别MyISAM索引与InnoDB索引的区别?InnoDB引擎的4大特性存储引擎选择索引什么是索引?索引有哪些优缺点?索引使用场景(重点)...

如果你是老板,你会不会踢了这样的员工?

有个好朋友ZS,是技术总监,昨天问我:“有一个老下属,跟了我很多年,做事勤勤恳恳,主动性也很好。但随着公司的发展,他的进步速度,跟不上团队的步伐了,有点...

我入职阿里后,才知道原来简历这么写

私下里,有不少读者问我:“二哥,如何才能写出一份专业的技术简历呢?我总感觉自己写的简历太烂了,所以投了无数份,都石沉大海了。”说实话,我自己好多年没有写过简历了,但我认识的一个同行,他在阿里,给我说了一些他当年写简历的方法论,我感觉太牛逼了,实在是忍不住,就分享了出来,希望能够帮助到你。 01、简历的本质 作为简历的撰写者,你必须要搞清楚一点,简历的本质是什么,它就是为了来销售你的价值主张的。往深...

魂迁光刻,梦绕芯片,中芯国际终获ASML大型光刻机

据羊城晚报报道,近日中芯国际从荷兰进口的一台大型光刻机,顺利通过深圳出口加工区场站两道闸口进入厂区,中芯国际发表公告称该光刻机并非此前盛传的EUV光刻机,主要用于企业复工复产后的生产线扩容。 我们知道EUV主要用于7nm及以下制程的芯片制造,光刻机作为集成电路制造中最关键的设备,对芯片制作工艺有着决定性的影响,被誉为“超精密制造技术皇冠上的明珠”,根据之前中芯国际的公报,目...

优雅的替换if-else语句

场景 日常开发,if-else语句写的不少吧??当逻辑分支非常多的时候,if-else套了一层又一层,虽然业务功能倒是实现了,但是看起来是真的很不优雅,尤其是对于我这种有强迫症的程序"猿",看到这么多if-else,脑袋瓜子就嗡嗡的,总想着解锁新姿势:干掉过多的if-else!!!本文将介绍三板斧手段: 优先判断条件,条件不满足的,逻辑及时中断返回; 采用策略模式+工厂模式; 结合注解,锦...

离职半年了,老东家又发 offer,回不回?

有小伙伴问松哥这个问题,他在上海某公司,在离职了几个月后,前公司的领导联系到他,希望他能够返聘回去,他很纠结要不要回去? 俗话说好马不吃回头草,但是这个小伙伴既然感到纠结了,我觉得至少说明了两个问题:1.曾经的公司还不错;2.现在的日子也不是很如意。否则应该就不会纠结了。 老实说,松哥之前也有过类似的经历,今天就来和小伙伴们聊聊回头草到底吃不吃。 首先一个基本观点,就是离职了也没必要和老东家弄的苦...

2020阿里全球数学大赛:3万名高手、4道题、2天2夜未交卷

阿里巴巴全球数学竞赛( Alibaba Global Mathematics Competition)由马云发起,由中国科学技术协会、阿里巴巴基金会、阿里巴巴达摩院共同举办。大赛不设报名门槛,全世界爱好数学的人都可参与,不论是否出身数学专业、是否投身数学研究。 2020年阿里巴巴达摩院邀请北京大学、剑桥大学、浙江大学等高校的顶尖数学教师组建了出题组。中科院院士、美国艺术与科学院院士、北京国际数学...

为什么你不想学习?只想玩?人是如何一步一步废掉的

不知道是不是只有我这样子,还是你们也有过类似的经历。 上学的时候总有很多光辉历史,学年名列前茅,或者单科目大佬,但是虽然慢慢地长大了,你开始懈怠了,开始废掉了。。。 什么?你说不知道具体的情况是怎么样的? 我来告诉你: 你常常潜意识里或者心理觉得,自己真正的生活或者奋斗还没有开始。总是幻想着自己还拥有大把时间,还有无限的可能,自己还能逆风翻盘,只不是自己还没开始罢了,自己以后肯定会变得特别厉害...

男生更看重女生的身材脸蛋,还是思想?

往往,我们看不进去大段大段的逻辑。深刻的哲理,往往短而精悍,一阵见血。问:产品经理挺漂亮的,有点心动,但不知道合不合得来。男生更看重女生的身材脸蛋,还是...

为什么程序员做外包会被瞧不起?

二哥,有个事想询问下您的意见,您觉得应届生值得去外包吗?公司虽然挺大的,中xx,但待遇感觉挺低,马上要报到,挺纠结的。

当HR压你价,说你只值7K,你该怎么回答?

当HR压你价,说你只值7K时,你可以流畅地回答,记住,是流畅,不能犹豫。 礼貌地说:“7K是吗?了解了。嗯~其实我对贵司的面试官印象很好。只不过,现在我的手头上已经有一份11K的offer。来面试,主要也是自己对贵司挺有兴趣的,所以过来看看……”(未完) 这段话主要是陪HR互诈的同时,从公司兴趣,公司职员印象上,都给予对方正面的肯定,既能提升HR的好感度,又能让谈判气氛融洽,为后面的发挥留足空间。...

面试:第十六章:Java中级开发

HashMap底层实现原理,红黑树,B+树,B树的结构原理 Spring的AOP和IOC是什么?它们常见的使用场景有哪些?Spring事务,事务的属性,传播行为,数据库隔离级别 Spring和SpringMVC,MyBatis以及SpringBoot的注解分别有哪些?SpringMVC的工作原理,SpringBoot框架的优点,MyBatis框架的优点 SpringCould组件有哪些,他们...

面试阿里p7,被按在地上摩擦,鬼知道我经历了什么?

面试阿里p7被问到的问题(当时我只知道第一个):@Conditional是做什么的?@Conditional多个条件是什么逻辑关系?条件判断在什么时候执...

Python爬虫,高清美图我全都要(彼岸桌面壁纸)

爬取彼岸桌面网站较为简单,用到了requests、lxml、Beautiful Soup4

差点跪了...

最近微信又搞出了一个大利器,甚至都上了热搜,当然消息最敏捷的自媒体人,纷纷都开通了自己的视频号。01 视频号是什么呢?视频号是微信体系内的短视频,它不同...

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

Vue回炉重造之router路由(更新中)

你好,我是Vam的金豆之路,可以叫我豆哥。2019年年度博客之星、技术领域博客专家。主要领域:前端开发。我的微信是 maomin9761,有什么疑问可以加我哦,自己创建了一个微信技术交流群,可以加我邀请你一起交流学习。最后自己也创建了一个微信公众号,里面的文章是我自己精挑细选的文章,主要介绍各种IT新技术。欢迎关注哦,微信搜索:臻美IT,等你来。 欢迎阅读本博文,本博文主要讲述【】,文字通...

大三实习生,字节跳动面经分享,已拿Offer

说实话,自己的算法,我一个不会,太难了吧

程序员垃圾简历长什么样?

已经连续五年参加大厂校招、社招的技术面试工作,简历看的不下于万份 这篇文章会用实例告诉你,什么是差的程序员简历! 疫情快要结束了,各个公司也都开始春招了,作为即将红遍大江南北的新晋UP主,那当然要为小伙伴们做点事(手动狗头)。 就在公众号里公开征简历,义务帮大家看,并一一点评。《启舰:春招在即,义务帮大家看看简历吧》 一石激起千层浪,三天收到两百多封简历。 花光了两个星期的所有空闲时...

Java岗开发3年,公司临时抽查算法,离职后这几题我记一辈子

前几天我们公司做了一件蠢事,非常非常愚蠢的事情。我原以为从学校出来之后,除了找工作有测试外,不会有任何与考试有关的事儿。 但是,天有不测风云,公司技术总监、人事总监两位大佬突然降临到我们事业线,叫上我老大,给我们组织了一场别开生面的“考试”。 那是一个风和日丽的下午,我翘着二郎腿,左手端着一杯卡布奇诺,右手抓着我的罗技鼠标,滚动着轮轴,穿梭在头条热点之间。 “淡黄的长裙~蓬松的头发...

大胆预测下未来5年的Web开发

在2019年的ReactiveConf 上,《Elm in Action》的作者Richard Feldman对未来5年Web开发的发展做了预测,很有意思,分享给大家。如果你有机会从头...

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