sinat_36160163
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2017-03-07 13:01

verilog多次例化的module是并行执行的吗

FPGA新手提问,verilog程序中多次例化同一个module,在顶层module中多次例化的module是并行执行还是串行执行的?

```ad7606 u1_ad7606
(
//Input ports
.sysclk (sysclk),
.ad_DB (ad_DB_1),
.busy (ad_busy_1),
.RST_B (reset_b),
//Output ports
.cva_cvb (ad_cva_cvb_1),
.rd (ad_rd_1),
.cs (ad_cs_1),
.rst (ad_rst_1),
.ad_DATA (ad_DATA_1)
);

   ad7606 u2_ad7606
        (
        //Input ports
        .sysclk     (sysclk),
        .ad_DB      (ad_DB_2),
        .busy       (ad_busy_2),
        .RST_B      (reset_b),
        //Output ports
        .cva_cvb    (ad_cva_cvb_2),
        .rd        (ad_rd_2),
        .cs        (ad_cs_2),
        .rst       (ad_rst_2),
        .ad_DATA    (ad_DATA_2)
        );  

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4条回答

  • devmiao devmiao 4年前
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  • weixin_40472738 weixin_40472738 4年前

    FPGA是电路,可以认为是多个CPU,多个线程,所有模块都是并行工作的

    点赞 1 评论 复制链接分享
  • weixin_39277081 weixin_39277081 2年前

    是兩個相同的電路, 複製成兩份分別存在, 一個u1一個u2,
    FPGA要想像成是硬體電路, 而verilog是硬體描述語言, 它的目的是協助fpga按你描述的形容, 組成實際的硬體電路

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  • qq_29196023 你好世界123 4年前

    会综合出并行执行电路

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