verilog ask调制解调testbench 5C

请高手帮忙写下ask调制解调的testbench。
//基于verilog HDL描述语言,对基带信号进行ASK振幅调制

module ASK_modulator(clk,start,x,y);

input clk; //系统时钟
input start; //开始调制信号
input x; //基带信号

output y; //调制信号

reg [1:0] q; //分频计数器
reg f; //载波信号

always @(posedge clk) begin
if(start == 0)
q <= 0;
else if(q <= 1) begin
f <= 1;
q <= q + 1;
end
else if(q == 3) begin
f <= 0;
q <= 0;
end
else begin
f <= 0;
q <= q + 1;
end
end
assign y = x && f; //对基带信号进行调制

endmodule

//基于verilog HDL描述语言,对ASK调制信号进行解调

module ASK_demodulator(clk,start,x,y);
input clk; //系统时钟
input start; //同步信号

input x; //调制信号
output y; //基带信号

reg y;
reg xx; //寄存x信号
reg [3:0] q; //计数器
reg [2:0] m; //计xx的脉冲数

always @(posedge clk)
begin
xx <= x; //clk上升沿时,把x信号赋给中间信号xx
if(!start)
q <= 0;
else if(q == 11) //if语句完成q的循环计数
q <= 0;
else
q <= q + 1;
end

always @(posedge clk) //此进程完成ASK解调
begin
if(q == 11) //m计数器清零
m <= 0;
else if(q == 10)
begin
if(m < 3) //if语句通过对m大小,来判决y输出的电平
y <= 0;
else
y <= 1;
end
else if(xx == 1)
m <= m + 1;
end

endmodule

1个回答

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抄袭、复制答案,以达到刷声望分或其他目的的行为,在CSDN问答是严格禁止的,一经发现立刻封号。是时候展现真正的技术了!
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Verilog改错 testbench

testbench有几个问题比较雷同 但不知道为什么 都显示最后括号里的内容错了 ``` `timescale 1ns/1ps module count_test; reg clk; wire a,b,c,d,e,f,g; wire[1:0] outa; wire qout; wire LAMP; reg reset,load,cin,data,ud; count count (clk,a,b,c,d,e,f,g,qout,reset,load,cin,data,ud); initial begin clk=1'b0; reset=1'b1; cin=1'b0; data=1'b0; ud=1'b1; load=1'b1; #10 reset=1'b0; load=1'b0; always #10 clk=~clk; count( .clk(clk), .load(load), .reset(reset), .data(data), .cin(cin), .ud(ud), ); end endmodule ``` ** Error: C:/modeltech_10.1a/examples/test.v(21): near "always": syntax error, unexpected always ** Error: C:/modeltech_10.1a/examples/test.v(25): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(26): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(27): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(28): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(29): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(30): Named argument not allowed in verilog. ** Error: C:/modeltech_10.1a/examples/test.v(31): Empty argument not allowed in verilog.

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module Count (rst_n,clk,outh); input rst_n,clk; output [3:0] outh; reg [2:0] out2; reg [3:0] pout; always@(posedge clk or negedge rst_n) begin if (!rst_n) begin out2 <= 0; end else begin out2 <= out2+1; end end always@(posedge clk) begin case(out2) 4'b000:pout<=4'd0; 4'b001:pout<=4'd1; 4'b010:pout<=4'd2; 4'b011:pout<=4'd3; 4'b100:pout<=4'd4; 4'b101:pout<=4'd5; 4'b110:pout<=4'd6; 4'b111:pout<=4'd7; default:pout<=4'd0; endcase end assign outh=pout; endmodule 这个是计数器模块单独仿真没问题![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139358_735750.png) 我把它放到顶层里 ![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139643_748735.png) 输入输出没边 仿真就出现问题了![图片说明](https://img-ask.csdn.net/upload/201605/13/1463139392_629602.png) 求解释(DetecDdge模块单独仿真和放到顶层仿真都没问题)

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Verilog中非阻塞赋值会使数据延时一个clock的疑惑?

``` `timescale 1ns/1ps module freq (); reg clk_250 = 1'b0 ; reg rst = 1'b1 ; reg [6 : 0] cnt = 7'd0 ; reg valid = 1'b0 ; reg [2 : 0] valid_cnt = 3'd0 ; parameter PERIOD_250 = 4 ; //产生250MHZ时钟 initial begin clk_250 = 0; forever #(PERIOD_250/2) clk_250 = ~clk_250; end initial begin #8 rst = 1'b0 ; end always @ ( posedge clk_250 ) begin if( rst == 1) cnt <= 8'b0000_0000 ; else begin if( cnt == 8'd100 ) cnt <= 8'd1 ; else cnt <= cnt + 8'b1; end end always @ ( posedge clk_250 ) begin if( rst == 1'b1 ) valid_cnt <= 3'd0 ; else begin if( valid_cnt == 3'd6) valid_cnt <= 3'd1; else valid_cnt <= valid_cnt + 3'd1; end end always @ ( posedge clk_250 ) begin if( rst == 1) valid <= 1'b0 ; else begin if( valid_cnt == 1) valid <= 1'd1; else valid <= 1'd0; end end endmodule ``` 上面代码想实现的是1到100的数据进行循环。并且有一个valid信号标志有效位,每6个数据有一个valid信号。下面是我用modelsim仿真得到的仿真图。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381056_762071.png) 自己认为的仿真图应该是下面这样。![图片说明](https://img-ask.csdn.net/upload/201705/21/1495381097_699379.png) 非阻塞赋值的结果要在下一个clock的上升沿才能得出。也就是需要延迟一个clock。仿真图里面感觉就有点自相矛盾。在生成cnt信号和valid-cnt 信号时直接在当前的clock就产生数据。然而产生valid信号时却是在下一个时钟产生的。 自己接触verilog时间不常工作需要,所以必须要把这个点弄会。总结上面的问题,其实就一个,非阻塞赋值会使得到的数据延时一个clock吗?如果是如何解释cnt和valid-cnt信号的生成。如果不延时一个clock那么valid信号为什么在下一clock才得出结果。希望能够得到专业的回答!!!毕竟我写了这么多又做了这么多的工作。

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微信小程序开发实战之番茄时钟开发

微信小程序番茄时钟视频教程,本课程将带着各位学员开发一个小程序初级实战类项目,针对只看过官方文档而又无从下手的开发者来说,可以作为一个较好的练手项目,对于有小程序开发经验的开发者而言,可以更好加深对小程序各类组件和API 的理解,为更深层次高难度的项目做铺垫。

面试了一个 31 岁程序员,让我有所触动,30岁以上的程序员该何去何从?

最近面试了一个31岁8年经验的程序猿,让我有点感慨,大龄程序猿该何去何从。

去除异常值matlab程序

数据预处理中去除异常值的程序,matlab写成

用verilog HDL语言编写的秒表

在秒表设计中,分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒,秒,分。如要显示小时,只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

[透视java——反编译、修补和逆向工程技术]源代码

源代码。

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