m0_56242661 2022-02-16 19:56 采纳率: 20%
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Verilog四位全加器端口声明为什么这么写呢?

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这个是教程上的截图,问题行已经高亮。
Ci这么写是因为输入可能被悬空吗还是为什么呀?

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  • 老皮芽子 2022-02-16 21:44
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    在大多数情况下, .ci(c) 的写法是常用的。

    但是程序中的的用法确实和这个不一样。

    程序中的写法,当 c 为高阻z或未知x时,ci=0

    这在仿真时是会经常用到的。

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