Vivado2014.2一进行RTL分析就会闪退

Win10装的是Vivado2014.2版本，RTL分析就会立即闪退。

打开vivado项目的时候用项目文件夹的.xpr文件打开，这个方法也会闪退。

我也重装过软件，解决不了问题。

求大神帮忙解决！

写回答
好问题 0 提建议
追加酬金
关注问题
分享
邀请回答
编辑收藏删除结题
收藏举报

1条回答

关注

码龄粉丝数原力等级 --

被采纳

被点赞

采纳率
七元一斤 2020-03-10 19:10
关注
我也遇到同样的问题，应该是因为路径名里有中文符号。我把C盘用户文件夹里的用户中文文件夹重命名为英文，问题就解决了。

解决 1
无用
评论打赏
分享
举报

评论

按下Enter换行，Ctrl+Enter发表内容

报告相同问题？

关注问题

vivado2021.2关联modelsim2020.4时预编译错误 fpga开发
2022-04-26 14:46

回答 1 已采纳先看错误日志：cxl_ error. log打开modelsim.ini修改实在不行就切换版本重装，估计无法共存
Vivado软件打不开，显示vivado.bat拒绝访问 fpga开发
2021-11-12 12:43

回答 1 已采纳以前碰到过，整了好久，没整好。最后卸掉重新装了一遍才整好。
vivado2018.3仿真问题其他
2023-03-19 18:16

回答 1 已采纳该回答引用NewBing 您好，这是Bing。根据我的搜索结果①②③，可能的原因有以下几种：您的仿真时间太短，没有覆盖到正弦波的周期。您的仿真步长太大，没有捕捉到正弦波的变化。您的仿真信号范围太小或
vivado闪退或者message无显示
2022-08-08 23:01

北枫凉的博客 vivado出现闪退或者message不显示error
安装vivado2019.1时一直报错There is no valid Xilinx installation that this Update can be applied to”。 fpga开发嵌入式硬件硬件工程
2022-07-31 01:46

回答 1 已采纳下载的是更新包，如果设备没有预装vivado的情况下就会出现这种问题；可以下载完整版本https://china.xilinx.com/support/download.html
Vivado 2018.3仿真verilog报错，疑似仿真代码没有正确调用模块？ fpga开发测试工具
2021-11-06 12:50

回答 3 已采纳这个报错的意思是io的电平标准没有被设置，可能会存在错误，要求重新设置电平标准。应当是存在于约束文件当中，或者是在实现/综合/rtl步骤中进行io planning的时候仅约束了管脚没有约束电平导致的
vivado由于launcher time out问题无法打开 fpga开发
2023-02-13 14:04

回答 2 已采纳 "Launcher time out" 错误通常意味着 Vivado 应用程序在启动过程中超时，无法正常加载。这可能是由于以下几个原因造成的：1、系统资源不足：如果系统内存或处理器不足，则可能无法启动
RAM-based Shift Register problem in Vivado 2014.4
2015-10-10 17:14

xuexiaokkk的博客 Vivado 2014.2 with no problem. When trying to compile the exact same design in Vivado 2014.4 (after the IP was upgraded to Version 12.0 Rev. 5), I got the above message. ...
vivado2019.2通过block memory生成的AXI4接口的IP核，testbench中想通过对ip核的输入端口赋值的方式模拟单次读请求，无法读取数据，arready信号始终没有拉高 fpga开发硬件工程
2022-05-15 22:30

回答 3 已采纳 resetn_i 不对，应该是先0后1 initial begin resetn_i <= 0; #100 resetn_i <= 1; end axi_bready
Vivado 2019.1仿真verilog报错[USF-XSim-62]和[Vivado 12-4473]，疑似仿真代码没有正确调用模块？ c++ c语言开发语言
2020-06-11 21:37

回答 3 已采纳 https://blog.csdn.net/LANHUAMANJIANGHONG/article/details/77865768
vivado怎么用来抓取仿真信号并给matlab处理？ fpga开发 matlab 开发语言
2022-04-07 11:00

回答 1 已采纳 verilog 有对文件读写的函数，可以将仿真波形中需要的数据写入文件。
vivado中.edif文件 .dcp文件和加密文件异同点
2022-05-17 14:00

希言自然也的博客 .edif文件：工程综合后生成的网表文件。 .dcp文件：工程文件的压缩文件。加密文件：加密后的HDL语言文件。... https://blog.csdn.net/yindq1220/article/details/121995793?spm=1001.2014.3001.5501 加
Vivado时序约束问题 fpga开发
2022-06-23 12:16

回答 1 已采纳你的约束生效了，没有问题。你最后贴的图中没有 clk_10M_clk_wiz_0 to clk_5M_clk_wiz_0 这一条就说明你的约束生效了。
Vivado2018的使用
2019-09-05 18:21

bugua_0808的博客 Vivado版本更新后，与2014.3的使用略微有差别，但工程该有的步骤还是大同小异。第一步，打开Vivado2018的界面，清爽了不少。 ①可以选择打开已有工程，或者选择新建工程 ②设置工程名与工程保存路径。 ③...
vivado如何评估_在Vivado下进行功耗估计和优化
2020-12-22 14:29

weixin_39709979的博客 Xilinx新一代开发工具Vivado针对功耗方面有一套完备的方法和策略，本文将介绍如何利用Vivado进行功耗分析和优化。功耗估计在Vivado下，从综合后的设计到布局布线后的设计，其间产生的任何DCP文件都可用于...
使用vivado进行zedboard的OLED测试（创建IP核）
2016-11-18 20:15

Sky灬云岚的博客 OLED即有机发光二极管。... zedboard控制OLED的主要方法是：自己设计一个IP核，把OLED对应的6个控制引脚进行逻辑设计和约束，IP核通过AXI总线，把OLED对应的6个控制引脚和PS联系起来。通过PS编写相应的
Vivado HLS | Export RTL报错 “ERROR: [IMPL 213-28] Failed to generate IP.“
2022-03-09 11:24

一只殿鹿的博客 Vivado HLS | Export RTL报错 "ERROR: [IMPL 213-28] Failed to generate IP.
vivado 配置matlab,Matlab & vivado
2021-04-21 07:57

求求你做个人吧的博客 FPGA很多时候是用来做信号处理，而做信号处理都离不开Matlab。如通信中的调制解调、纠错码、各类编解码，这些都离不开Matlab，因为Matlab中simulink有非常丰富的库，方便客户...现在新的matlab2015b和vivado 2014....
vivado如何评估_在Vivado下进行功耗估计和优化——高亚军
2020-12-22 14:29

weixin_39635314的博客 Xilinx新一代开发工具Vivado针对功耗方面有一套完备的方法和策略，本文将介绍如何利用Vivado进行功耗分析和优化。功耗估计在Vivado下，从综合后的设计到布局布线后的设计，其间产生的任何DCP文件都可用于...
没有解决我的问题, 去提问

悬赏问题

¥15 python的qt5界面
¥15 无线电能传输系统MATLAB仿真问题
¥50 如何用脚本实现输入法的热键设置
¥20 我想使用一些网络协议或者部分协议也行，主要想实现类似于traceroute的一定步长内的路由拓扑功能
¥30 深度学习，前后端连接
¥15 孟德尔随机化结果不一致
¥15 apm2.8飞控罗盘bad health，加速度计校准失败
¥15 求解O-S方程的特征值问题给出边界层布拉休斯平行流的中性曲线
¥15 谁有desed数据集呀
¥20 手写数字识别运行c仿真时，程序报错错误代码sim211-100